altera的XCVR代码架构框图
此图是10g以太网实现框架，也是PHY例程的程序框图，梳理XCVR的代码可以参考此图。UDP\ICMP\ARPTCP等协议在最左边的Avalon_ST system interface接口上面集成。下面的Avalon-mm接口是配置用的。Altera在内部同一了接口标准。https://i-blog.csdnimg.cn/direct/a3fe7b18c4b749ae8ea91ed9bad1cec2.png
avalon接口规范：
https://www.intel.cn/content/www/cn/zh/docs/programmable/683091/20-1/introduction-to-the-interface-specifications.html
https://i-blog.csdnimg.cn/direct/12e525e201244efb86738c3433ce502c.png
配置接口
特性
PHY 由 10GBASE-R 物理编码子层 (PCS)、10.3125-Gbps 物理介质附件 (PMA) 和 PHY 管理功能构成。
与 10GbE MAC 直接相连，可提供完整的单芯片解决方案。
PHY 通过芯片集成到配备 10.3125 Gbps 串行收发器的英特尔® Arria® 10、Stratix® V 和 Arria® V GZ FPGA 中。此外，软 10GBASE-R PCS 也可用于 Stratix® IV GT 和 Arria® V（GT 和 ST）FPGA。
直连的 10.3125 Gbps 串行毗连，适合芯片到芯片、芯片到光模块、芯片到 PHY 设备和背板应用。
串行收发器支持动态部分可重构 I/O (DPRIO)，以顺应运行期间系统中的各种 10GBASE-R 通道特性和设备。
实现了多种以太网标准 10GBASE-R PHY 功能：64b/66b 编码或解码，加扰/解扰，用于时钟频率赔偿的汲取器速率匹配，66b/16b 变速，以及与 10.3125 Gbps 线路的数据序列化或反序列化。
汲取器链路故障状态检测。
串行收发器上设有从发射器到汲取器的本地串行环回，用于自检。
IEEE 1588 v2 选项可实现高精度和准确的时间戳。
高性能内部系统接口
英特尔® FPGA Avalon® Streaming (Avalon-ST) 单数据速率 (SDR) XGMII，72 位，数据传输速率为 156.25 Mbps
英特尔® FPGA Avalon® 内存映射 (Avalon-MM)，32 位，用于从属管理
符合 IEEE 802.3 10GbE 标准条款 46、49 和 51。
通过了新罕布什尔大学互操作性实行室 (UNH-IOL) 10Gbps 以太网 MAC 和 PCS 验证测试。
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ATX PLL IP Core配置和接口信号：
ATX PLL包含基于LC tank的电压控制振荡器(VCO)。 这些LC VCO有不同的频率范围，可支持连续范围的操作。当直接驱动收发器时，ATX PLL仅支持整数模式。在级联模式下，ATX PLL仅支持小数分频模式。
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https://www.intel.cn/content/www/cn/zh/docs/programmable/683617/21-1/atx-pll-ip-core.html
3.1.3.2. fPLL IP Core配置和接口信号
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https://www.intel.cn/content/www/cn/zh/docs/programmable/683617/21-1/fpll-ip-core.html
3.1.4.2. CMU PLL IP Core配置和接口信号‘
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https://www.intel.cn/content/www/cn/zh/docs/programmable/683617/21-1/cmu-pll-ip-core.html
输入时钟要求（紧张）：
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在Altera 10GPHY的代码模块中，各模块承担着不同的功能，共同支持高速数据传输、时钟管理和复位控制等焦点使命。以下是关键模块的功能概述：
CHANNEL相干模块：
almost_empty_sync：同步险些空信号，确保数据缓冲区在接近空时能够安全地管理数据流。
almost_full_sync：同步险些满信号，防止数据缓冲区溢出，维护数据流的稳定性。
csr_adapter_inst：控制存储寄存器适配器，用于访问和控制配置寄存器。
dc_fifo_adapter_inst：数据通道FIFO适配器，优化数据在FIFO中的传输服从。
fifo_inst：FIFO实例，作为数据缓冲区，临时存储待处理或传输的数据。
gen_mon_inst：生成监督器，用于监控和生成关键信号，确保系统稳定运行。
wrapper_inst：封装实例，将多个相干模块封装成一个团体，简化系统计划和维护。
其他关键模块：
address_decoder_inst：地址解码器，负责将系统地址信号解码为对应的模块或寄存器地址。
atx_pll_inst：自动测试设备相位锁定环（PLL），用于测试阶段的时钟信号生成和校准。
pll_inst：相位锁定环（PLL），生成稳定的时钟信号，确保数据传输的同步性和准确性。
reset_controller_txpll_inst：复位控制器TXPLL实例，专门控制TXPLL的复位操作，确保时钟信号在复位后能够正确恢复。
rx_half_clk_reset_synchronizer_inst与tx_half_clk_reset_synchronizer_inst：分别用于汲取和发送路径的半时钟复位同步，确保复位信号在高速数据传输中的同步性和稳定性。
rx_reset_synchronizer_inst与tx_reset_synchronizer_inst：汲取和发送路径的复位同步器，用于同步复位信号，防止复位过程中的信号冲突和数据丢失。
这些模块精密协作，共同构成了Altera 10GPHY的焦点功能体系，确保了高速、稳定、可靠的数据传输和时钟管理。
https://www.intel.cn/content/www/cn/zh/products/details/fpga/intellectual-property/interface-protocols/10g-base-r-pcs.html
https://www.intel.cn/content/www/cn/zh/docs/programmable/683621/current/the-xgmii-interface-scheme-in-10gbase-r.html
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https://blog.csdn.net/sinat_30055139/article/details/142446336
https://learning.intel.com/developer/learn/courses/77/Introduction%20to%20the%20Low%20Latency%2010Gb%20Ethernet%20MAC%20Intel%C2%AE%20FPGA%20IP%20Core（光口phy底子培训-intel）
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