FPGA驱动adc128s052的几个题目
FPGA驱动adc128s052的若干细节题目adc数据手册阐明
附上adc128s052时序手册
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ADC芯片cs引脚持续拉低,则每次采完16bit后继续新的16bit
留意 : adc128s052数据手册信号针对于芯片本身,而非外部接口,即adc芯片DIN芯片引脚需要外接控制板输出引脚, DOUT引脚接控制板din引脚,adc芯片时序也仅针对芯片工作本身!!!
设计原理图
由于之前遗留题目, 故特设计次板用于adc验证, 图中可知, IN0与IN7均为地电平, 因此通道数据为16'h0000
https://img2024.cnblogs.com/blog/2482508/202407/2482508-20240718215926248-1661302830.png
ADC采集数据通道数据通道不对齐
signaltap 波形抓取图像
此为通道数据与通道不对齐情况
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依据测试板设计布局, 通道0与通道7接gnd, 因此adc采取数据为零. 但是在代码编写过程中, adc采集数据与通道数据发生不一致
代码分析
原设计代码如下
assign done = (cnt == CNT_MAX) ? 1'b1 : 1'b0;// done为第16个上升沿时钟always@(posedge clk or negedge rst_n) begin if(!rst_n) begin data
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