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标题: FPGA高端项目：图像收罗+UltraScale GTH光编码+UDP图传架构，高速接口转网 [打印本页]

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作者: 干翻全岛蛙蛙    时间: 前天 15:04
标题: FPGA高端项目：图像收罗+UltraScale GTH光编码+UDP图传架构，高速接口转网
FPGA高端项目：图像收罗+UltraScale GTH光编码+UDP图传架构，高速接口转网络视频传输，提供工程源码和技术支持
1、前言

FPGA实现SFP光口视频编解码现状；
目前基于Xilinx系列FPGA的SFP光口视频编解码主要有以下几种，Artix7系列的GTP、Kintex7系列的GTX、更高端FPGA器件的GTH、GTY、GTV、GTM等，线速率越来越高，应用场景也越来越高端；编码方式也是多种多样，有8b/10b编解码、64b/66b编解码、HDMI编解码、SDI编解码等等；本设计接纳UltraScale系列的UltraScale GTH作为高速接口、8b/10b编解码的方式实现SFP光口视频编解码；
FPGA实现UDP网络通讯现状；
Xilinx系列FPGA实现UDP网络通讯主要有两种方案，其一是使用PHY芯片实现物理层功能，比如常见的RTL8211、B50610等芯片，UDP协议栈部分很简单，可使用verilog代码直接实现；其二是使用Xilinx官方的IP核实现物理层功能，比如常见的1G/2.5G Ethernet PCS/PMA or SGMII、AXI 1G/2.5G Ethernet Subsystem、10G/25G Ethernet Subsystem、10G Ethernet Subsystem等，UDP协议栈部分很简单，可使用verilog代码直接实现；本设计使用PHY芯片方案实现物理层功能；
工程概述

本文使用Xilinx的UltraScale系列FPGA的GTP资源和板载的PHY网络芯片做图像收罗+UltraScale GTH aurora 8b/10b编解码+UDP网络视频传输的高端项目架构；
视频输入源有多种，一种是板载的HDMI输入接口，另一种是传统摄像头，包括OV7725、OV5640和AR0135；如果你的FPGA开发板没有视频输入接口，或者你的手里没有摄像头时，可以使用FPGA逻辑实现的动态彩条模拟输入视频，代码里通过parametr参数选择视频源，默认不使用动态彩条；FPGA首先对摄像头进行i2c初始化设置，然后收罗摄像头视频；然后收罗输入视频送入视频组包模块，将视频的每一行打上包头包尾标记以包的情势输出，以便吸取方进行有效识别；让后调用Xilinx官方的UltraScale GTH IP核实现视频8b/10b编码和数据串化，将并行数据串化为高速串行差分信号，线速率设置为5Gbps，编码后的视频通过板载的SFP光口的光纤输出；然后用板载的SFP光口的光纤吸取视频，然后送入Xilinx官方的UltraScale GTH IP核实现视频8b/10b解码和数据解串，将差分高速串行信号解为并行数据；然后数据送入数据对齐模块，实现错位数据对齐；然后数据送入视频解包模块，实现每一行的视频包头包尾拆解，并生成对应的场同步信号和数据有效信号输出；然后使用本博主常用的FDMA图像缓存架构对收罗视频做图像3帧缓存，从DDR4读出的视频然后送入UDP视频组包发送模块，将视频加上包头和其他控制信息；然后组包的视频送入UDP协议栈进行以太网帧组帧；UDP协议栈输出的MAC数据经过FIFO组进行数据缓冲；MAC数据再送入Xilinx官方的Tri Mode Ethernet MAC IP核实现AXIS数据到RGMII数据转换；再经过板载的PHY网络芯片实现物理层功能，将RGMII数据转换为差分数据；再经过板载的RJ45网口，用网线传输到电脑端；电脑端使用QT上位机吸取UDP网络视频并显示出来；本博客提供1套工程源码，详细如下：
工程源码1
开发板FPGA型号为Xilinx–Kintex UltraScale–xcku060-ffva1156-2-i；输入视频源为OV5640摄像头模组或者FPGA内部逻辑生成的动态彩条；视频源的选择通过代码顶层的parameter参数设置，默认使用ov5640作为视频源；FPGA首先对OV5640摄像头做i2c设置，本设计将OV5640摄像头分辨率设置为1280x720@30Hz；然后收罗输入视频，将2个时钟1个像素的RGB565转换为1个时钟1个像素的RGB888图像；然后收罗输入视频送入视频组包模块，将视频的每一行打上包头包尾标记以包的情势输出，以便吸取方进行有效识别；让后调用Xilinx官方的UltraScale GTH IP核实现视频8b/10b编码和数据串化，将并行数据串化为高速串行差分信号，线速率设置为5Gbps，编码后的视频通过板载的SFP光口的光纤输出；然后用板载的SFP光口的光纤吸取视频，然后送入Xilinx官方的UltraScale GTH IP核实现视频8b/10b解码和数据解串，将差分高速串行信号解为并行数据；然后数据送入数据对齐模块，实现错位数据对齐；然后数据送入视频解包模块，实现每一行的视频包头包尾拆解，并生成对应的场同步信号和数据有效信号输出；然后使用本博主常用的FDMA图像缓存架构对收罗视频做图像3帧缓存，缓存介质为板载DDR4；从DDR4读出的视频然后送入UDP视频组包发送模块，将视频加上包头和其他控制信息；然后组包的视频送入UDP协议栈进行以太网帧组帧；UDP协议栈输出的MAC数据经过FIFO组进行数据缓冲；MAC数据再送入Xilinx官方的Tri Mode Ethernet MAC IP核实现AXIS数据到RGMII数据转换；再经过板载的RTL8211F网络芯片实现物理层功能，将RGMII数据转换为差分数据；RTL8211F工作于延时模式，输出RGMII接口数据；再经过板载的RJ45网口，用网线传输到电脑端，UDP网络视频流输出分辨率为1280x720@60Hz；电脑端使用QT上位机吸取UDP网络视频并显示出来；该工程实用于Xilinx UltraScale系列FPGA做视频收罗卡项目；
本博客详细描述了FPGA图像收罗+UltraScale GTH光编码+UDP图传架构的设计方案，工程代码可综合编译上板调试，可直接项目移植，实用于在校学生、研究生项目开发，也实用于在职工程师做学习提升，可应用于医疗、军工等行业的高速接口或图像处置惩罚领域；
提供完备的、跑通的工程源码和技术支持；
工程源码和技术支持的获取方式放在了文章末尾，请耐心看到最后；
免责声明

本工程及其源码即有自己写的一部分，也有网络公开渠道获取的一部分(包括CSDN、Xilinx官网、Altera官网等等)，若大佬们觉得有所冒犯，请私信批评教育；基于此，本工程及其源码仅限于读者或粉丝个人学习和研究，禁止用于贸易用途，若由于读者或粉丝自身缘故原由用于贸易用途所导致的法律问题，与本博客及博主无关，请审慎使用。。。
2、相关方案推荐

我已有的所有工程源码总目录----方便你快速找到自己喜好的项目

实在不绝有朋友反馈，说我的博客文章太多了，乱花渐欲迷人，自己看得一头雾水，不方便快速定位找到自己想要的项目，以是本博文置顶，列出我目前已有的所有项目，并给出总目录，每个项目的文章链接，当然，本博文实时更新。。。以下是博客地点：
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我这里已有的 GT 高速接口解决方案

我的主页有FPGA GT 高速接口专栏，该专栏有 GTP 、 GTX 、 GTH 、 GTY 等GT 资源的视频传输例程和PCIE传输例程，其中 GTP基于A7系列FPGA开发板搭建，GTX基于K7或者ZYNQ系列FPGA开发板搭建，GTH基于KU或者V7系列FPGA开发板搭建，GTY基于KU+系列FPGA开发板搭建；以下是专栏地点：
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我这里已有的以太网方案

目前我这里有大量UDP协议的工程源码，包括UDP数据回环，视频传输，AD收罗传输等，也有TCP协议的工程，还有RDMA的NIC 10G 25G 100G网卡工程源码，对网络通讯有需求的兄弟可以去看看：
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其中千兆TCP协议的工程博客如下：
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3、工程详细设计方案

工程设计原理框图

工程设计原理框图如下：

输入Sensor之–>OV5640摄像头+动态彩条

输入Sensor是本工程的输入设备，其一为OV5640摄像头，此外本博主在工程中还设计了动态彩条模块，彩条由FPGA内部逻辑产生，且是动态移动的，完全可模拟Sensor，输入源选择Sensor照旧彩条，通过Sensor模块的顶层参数设置，默认选择Sensor输入；Sensor模块如下：

SENSOR_TYPE=0；则输出OV5640摄像头收罗的视频；
SENSOR_TYPE=1；则输出动态彩条的视频；
OV5640摄像头需要i2c初始化设置，本设计设置为1280x720@30Hz分辨率，本设计提供纯verilog代码实现的i2c模块实现设置功能；此外，OV5640摄像头还需要图像收罗模块实现两个时钟输出一个RGB565的视频转换为一个时钟输出一个RGB888视频，本设计提供纯verilog代码实现的图像收罗模块实现设置功能；动态彩条则由FPGA内部逻辑实现，由纯verilog代码编写；将OV5640摄像头设置收罗和动态彩条进行代码封装，形成helai_OVsensor.v的顶层模块，整个模块代码架构如下：

视频数据组包

由于视频需要在UltraScale GTH 中通过aurora 8b/10b协议收发，以是数据必须进行组包，以适应aurora 8b/10b协议尺度；视频数据组包模块代码位置如下：

首先，我们将16bit的视频存入FIFO中，存满一行时就从FIFO读出送入UltraScale GTH发送；在此之前，需要对一帧视频进行编号，也叫作指令，UltraScale GTH组包时根据固定的指令进行数据发送，UltraScale GTH解包时根据固定的指令规复视频的场同步信号和视频有效信号；当一帧视频的场同步信号上升沿到来时，发送一帧视频开始指令 0，当一帧视频的场同步信号下降沿到来时，发送一帧视频开始指令 1，视频消隐期间发送无效数据 0 和无效数据 1，当视频有效信号到来时将每一行视频进行编号，先发送一行视频开始指令，在发送当前的视频行号，当一行视频发送完成后再发送一行视频结束指令，一帧视频发送完成后，先发送一帧视频结束指令 0，再发送一帧视频结束指令 1；至此，一帧视频则发送完成，这个模块不太好理解，以是我在代码里进行了详细的中文注释，需要留意的是，为了防止中文注释的乱序显示，请用notepad++编辑器打开代码；指令定义如下：

留意！！！指令可以恣意更改，但最低字节必须为bc；
基于UltraScale GTH高速接口的视频传输架构

本设计使用UltraScale GTH高速接口传输视频，使用8b/10b编解码协议，搭建基于UltraScale GTH高速接口的视频传输架构，包括视频数据组包模块、UltraScale GTH IP核设置调用、吸取数据对齐模块、视频数据解包模块等部分，总体代码架构如下：

基于UltraScale GTH高速接口的视频传输架构顶层接口核参数设置如下：

本设计共例化了2路UltraScale GTH，以是2路UltraScale GTH的收发回环方式也做了灵活的参数化设置，如果你只需要1路GT，则可删除另一路，如果你想例化更多路GT，则可根据上述设计方法扩展，非常方便；
UltraScale GTH IP 简介

关于UltraScale GTH 先容最详细的肯定是Xilinx官方的《ug576-ultrascale-gth-transceivers》，我们以此来解读：《ug576-ultrascale-gth-transceivers》的PDF文档我已放在了资料包里；我用到的开发板FPGA型号为Kirtex7-UltraScale-xcku060-ffva1156-2-i；带有28路UltraScale GTX资源，其中2路毗连到了板载2个SFP光口，每通道的收发速率为 500 Mb/s 到 16.375 Gb/s 之间。GTH 收发器支持不同的串行传输接口或协议，比如8b/10b编解码、PCIE /2.0/3.0 接口、万兆网 XUAI 接口、OC-48、串行 RapidIO 接口、 SATA(Serial ATA) 接口、数字分量串行接口(SDI)等等；
UltraScale GTH 根本布局

UltraScale GTH 根本布局如下：

Xilinx 以 Quad 来对串行高速收发器进行分组，四个串行高速收发器和一个 COMMOM（QPLL）构成一个 Quad，每一个串行高速收发器称为一个 Channel(通道），下图为UltraScale GTH 收发器在Kintex7 UltraScale FPGA 芯片中的表示图：《ug576-ultrascale-gth-transceivers》第19页；
在 Ultrascale/Ultrascale+架构系列的 FPGA 中，GTH 高速收发器通常使用 Quad 来划分，一个 Quad 由四个GTHE3/4_CHANNEL 原语和一个 GTHE3/4_COMMON 原语构成。每个GTHE3/4_COMMON 中包含两个 LC-tank pll(QPLL0 和 QPLL1)。只有在应用步伐中使用 QPLL 时，才需要实例化 GTHE3/4_COMMON。每个 GTHE3/4_CHANNEL 由一个 channel PLL（CPLL）、一个 transmitter,和一个 receiver 构成。一个参考时钟可以直接毗连到一个 GTHE3/4_CHANNEL 原语，而不需要实例化 GTHE3/4_COMMON；
Ultrascale GTH 收发器的发送端和吸取端功能是相互独立，都是由 Physical Media Attachment（物理前言适配层 PMA）和Physical Coding Sublayer（物理编码子层 PCS）构成。PMA 内部集成了串并转换(PISO)、预加重、吸取均衡、时钟发生器和时钟规复等；PCS 内部集成了 8b/10b 编解码、弹性缓冲区、通道绑定和时钟修正等，每个 GTHE3/4_CHANNEL源语的逻辑电路见《ug576-ultrascale-gth-transceivers》第20页；
UltraScale GTH 的参考时钟

UltraScale 器件中的 GTH 收发器提供了不同的参考时钟输入选项。参考时钟选择架构支持 QPLL0、QLPLL1 和CPLL。从架构上讲，每个 Quad 包含四个 GTHE3/4_CHANNEL 原语，一个 GTHE3/4_COMMON 原语，两个专用的外部参考时钟引脚对，以及专用的参考时钟路由。如果使用到了高性能 QPLL，则必须实例化 GTHE3/4_COMMON，如下面 GTHE3/4_COMMON 时钟多路复用器布局的详细视图所示，(《ug576-ultrascale-gth-transceivers》第33页)在一个 Quad 中有 6 个参考时钟引脚对，两个本地参考时钟引脚对：GTREFCLK0或GTREFCLK1，两个参考时钟引脚对来自上面的两个Quads：GTSOUTHREFCLK0或 GTSOUTHREFCLK1，两个参考时钟引脚对来自下面的两个 Quads： GTNORTHREFCLK0 或GTNORTHREFCLK1。

UltraScale GTH 发送和吸取处置惩罚流程

首先用户逻辑数据经过 8B/10B 编码后，进入一个发送缓存区（Phase Adjust FIFO），该缓冲区主要是 PMA 子层和 PCS 子层两个时钟域的时钟隔离，解决两者时钟速率匹配和相位差异的问题，最后经过高速 Serdes 进行并串转换(PISO)，有须要的话，可以进行预加重(TX Pre-emphasis)、后加重。值得一提的是，如果在 PCB 设计时不慎将 TXP 和 TXN 差分引脚交叉毗连，则可以通过极性控制(Polarity)来补充这个设计错误。吸取端和发送端过程相反，相似点较多，这里就不赘述了，需要留意的是 RX 吸取端的弹性缓冲区，其具有时钟纠正和通道绑定功能。这里的每一个功能点都可以写一篇论文以致是一本书，以是这里只需要知道个概念即可，在详细的项目中回详细用到，照旧那句话：对于初次使用或者想快速使用者而言，更多的精力应该关注IP核的调用和使用。
UltraScale GTH 发送接口

《ug576-ultrascale-gth-transceivers》的第104到179页详细先容了发送处置惩罚流程，其中大部分内容对于用户而言可以不去深究，由于手册讲的根本都是他自己的设计头脑，留给用户可操作的接口并不多，基于此思路，我们重点讲讲UltraScale GTH例化时留给用户的发送部分需要用到的接口；用户只需要关心发送接口的时钟和数据即可，以例化2路UltraScale GTH 为例，经本博主优化，用户只需要关心如下UltraScale GTH 发送接口即可快速使用UltraScale GTH ；

UltraScale GTH 吸取接口

《ug576-ultrascale-gth-transceivers》的第181到314页详细先容了发送处置惩罚流程，其中大部分内容对于用户而言可以不去深究，由于手册讲的根本都是他自己的设计头脑，留给用户可操作的接口并不多，基于此思路，我们重点讲讲UltraScale GTH 例化时留给用户的发送部分需要用到的接口；用户只需要关心吸取接口的时钟和数据即可，以例化2路UltraScale GTH 为例，经本博主优化，用户只需要关心如下UltraScale GTH 吸取接口即可快速使用UltraScale GTH ；

UltraScale GTH IP核调用和使用

UltraScale GTH IP核设置调用在工程种位置如下：

UltraScale GTH IP核调用和使用很简单，通过vivado的UI界面即可完成，如下：

UltraScale GTH根本设置如下：板载差分晶振125M，线速率设置为5G，协议范例被指为aurora 8b/10b；如下：

相较于Xilinx 7系列FPGA的GT高速接口，UltraScale系列FPGA在物理约束页也有较大改进，已不需要用户再去查察官方数据手册找到原理图所在的FPGA内部位置，而是直接给出了详细PIN脚，只要在这里选对了位置，GT高速接口的时钟和数据引脚在XDC中已不再需要约束，如下：

此外，有别于Xilinx 7系列FPGA的GT高速接口；UltraScale 系列FPGA的GT高速接口在控制引脚方面更加细节，用户可以选择详细哪些控制引脚被使用，当然，这需要开发人员对SERDES技术有较高的认知，在此基础上，可使我们的设计更加便捷，对于8B/10编解码协议而言，开发者可能只需关注并使用极性反转控制，如果需要动态变速，可能还需要使用DRP接口，其余功能性接口实在不必太过关注；如下：

吸取数据对齐模块

由于GT资源的aurora 8b/10b数据收发天然有着数据错位的情况，以是需要对担当到的解码数据进行数据对齐处置惩罚，数据对齐模块代码位置如下：

我定义的 K 码控制字符格式为：XX_XX_XX_BC，以是用一个rx_ctrl 指示数据是否为 K 码 的 COM 符号；
rx_ctrl = 4’b0000 体现 4 字节的数据没有 COM 码；
rx_ctrl = 4’b0001 体现 4 字节的数据中[ 7: 0] 为 COM 码；
rx_ctrl = 4’b0010 体现 4 字节的数据中[15: 8] 为 COM 码；
rx_ctrl = 4’b0100 体现 4 字节的数据中[23:16] 为 COM 码；
rx_ctrl = 4’b1000 体现 4 字节的数据中[31:24] 为 COM 码；
基于此，当吸取到有K码时就对数据进行对齐处置惩罚，也就是将数据打一拍，和新进来的数据进行错位组合，这是FPGA的基础操作，这里不再赘述；数据对齐模块顶层接口如下：

视频数据解包

数据解包是数据组包的逆过程，代码位置如下：

UltraScale GTH解包时根据固定的指令规复视频的场同步信号和视频有效信号；这些信号是作为反面图像缓存的紧张信号；由于数据解包是数据组包的逆过程，以是这里不再过多赘述，视频数据解包模块顶层接口如下：

FDMA图像缓存

FDMA图像缓存架构实现的功能是将输入视频缓存到板载DDR中再读出送后续模块，目的是实现视频同步输出，实现输入视频到输出视频的跨时钟域问题，更好的呈现显示结果；由于调用了Xilinx官方的MIG作为DDR控制器，以是FDMA图像缓存架构就是实现用户数据到MIG的桥接作用；架构如下：

FDMA图像缓存架构由FDMA控制器+FDMA构成；FDMA现实上就是一个AXI4-FULL总线主设备，与MIG对接，MIG设置为AXI4-FULL接口；FDMA控制器现实上就是一个视频读写逻辑，以写视频为例，假设一帧图像的巨细为M×N，其中M代表图像宽度，N代表图像高度；FDMA控制器每次写入一行视频数据，即每次向DDR中写入M个像素，写N次即可完成1帧图像的缓存，读视频与之一样；同时调用两个FIFO实现输入输出视频的跨时钟域处置惩罚，使得用户可以AXI4内部代码，以简单地像使用FIFO那样操作AXI总线，从而达到读写DDR的目的，进而实现视频缓存；本设计图像缓存方式为3帧缓存；FDMA图像缓存架构在Block Design中如下：

UDP视频组包发送

UDP视频组包发送实现视频数据的组包并通过UDP协议栈发送出去，视频数据发送必须与QT上位机的担当步伐一致，上位机定义的UDP帧格式包括帧头个UDP数据，QT上位机吸取代码数据帧头定义如下：

FPGA端的UDP数据组包代码必须与上图的数据帧格式对应，否则QT无法剖析，代码中定义了数据组包状态机以及数据帧，如下：

另外，由于UDP发送是64位数据位宽，而图像像素数据是24bit位宽，以是必须将UDP数据重新组合，以保证像素数据的对齐，这部分是整个工程的难点，也是所有FPGA做UDP数据传输的难点；UDP视频组包发送代码架构如下：

UDP协议栈

本UDP协议栈使用UDP协议栈网表文件，该协议栈目前并不开源，只提供网表文件，虽看不见源码但可正常实现UDP通讯，但不影响使用，该协议栈带有效户接口，使得用户无需关心复杂的UDP协议而只需关心简单的用户接口时序即可操作UDP收发，非常简单；协议栈架构如下：

协议栈性能体现如下：
1：支持 UDP 吸取校验和查验功能，暂不支持 UDP 发送校验和生成；
2：支持 IP 首部校验和的生成和校验，同时支持 ICMP 协议中的 PING 功能，可吸取并响应同一个子网内部设备的 PING 请求；
3：可自动发起或响应同一个子网内设备的 ARP 请求，ARP 收发完全自适应。ARP 表可保存同一个子网内部256 个 IP 和 MAC 地点对；
4：支持 ARP 超时机制，可检测所需发送数据包的目的 IP 地点是否可达；
5：协议栈发送带宽利用率可达 93%，高发送带宽下，内部仲裁机制保证 PING 和 ARP 功能不受任何影响；
6：发送过程不会造成丢包；
7：提供64bit位宽AXI4-Stream情势的MAC接口，可与Xilinx官方的千兆以太网IP核Tri Mode Ethernet MAC，以及万兆以太网 IP 核 10 Gigabit Ethernet Subsystem、10 Gigabit Ethernet MAC 配合使用；
有了此协议栈，我们无需关心复杂的UDP协议的实现了，直接调用接口即可使用。。。
本UDP协议栈用户接口发送时序如下：

本UDP协议栈用户接口吸取时序如下：

MAC数据缓冲FIFO组

这里对代码中用到的数据缓冲FIFO组做如下表明：
由于 UDP IP 协议栈的 AXI-Stream 数据接口位宽为 64bit，而 Tri Mode Ethernet MAC 的 AXI-Stream数据接口位宽为 8bit。因此，要将 UDP IP 协议栈与 Tri Mode Ethernet MAC 之间通过 AXI-Stream 接口互联，需要进行时钟域和数据位宽的转换。实现方案如下图所示：

收发路径(本设计只用到了发送)都使用了2个AXI-Stream DATA FIFO，通过其中1个FIFO实现异步时钟域的转换，1个FIFO实
现数据缓冲和同步Packet mode功能；由于千兆速率下Tri Mode Ethernet MAC的AXI-Stream数据接口同步时钟信号为125MHz，此时，UDP协议栈64bit的AXI-Stream数据接口同步时钟信号应该为125MHz/(64/8)=15.625MHz，因此，异步
AXI-Stream DATA FIFO两头的时钟分别为125MHz(8bit)，15.625MHz(64bit)；UDP IP协议栈的AXI-Stream接口经过FIFO时钟域转换后，还需要进行数据数据位宽转换，数据位宽的转换通过AXI4-Stream Data Width Converter完成，在吸取路径中，进行 8bit 到 64bit 的转换；在发送路径中，进行 64bit 到 8bit 的转换；MAC数据缓冲FIFO组代码架构如下：

Tri Mode Ethernet MAC 使用教程

本设计的核心是调用Xilinx的Tri Mode Ethernet MAC IP核实现以太网物理层的数据接口转换；以是重点讲讲Tri Mode Ethernet MAC这个IP，IP调用如下：

Tri Mode Ethernet MAC并不能直接使用，而是需要配合对应的PHY芯片的RGMII时序图做针对性修改，需要修改IP内部源码，这部分操作比较复杂，我专门写了《Tri Mode Ethernet MAC移植使用教程》文档，并放在了资料包中；
此外，Tri Mode Ethernet MAC还需要AXI4-Lite接口的设置才能工作，工程中如下：

PHY芯片

本例程提供1套vivado工程源码，用到了RTL8211F，通过这个型号PHY的使用，你将能学会其他型号PHY的使用，由于很多都是兼容的，比如RTL8211兼容YT8531，B50610兼容88E1518等；此外，还提供了PHY的参考原理图，一并放在了资料包中；
IP地点、端口号的修改

UDP协议栈留出了IP地点、端口号的修改端口供用户自由修改，位置在顶层模块如下：

UDP视频吸取QT上位机

仅提供Win10版本的QT上位机，位置如下：

以Win10版本为例，源码位置如下：

以Win10版本下，可以点击已经编译好的QT软件直接运行，位置如下：

QT上位机运行结果如下：

我们的QT目前仅支持1280x720分辨率的视频抓图显示，但同时预留了1080P接口，对QT开发感兴趣的朋友可以实验修改代码以适应1080P，由于QT在这里只是验证工具，不是本工程的重点，以是不再过多赘述；
工程源码架构

提供1套工程源码，工程Block Design设计如下：

提供1套工程源码，综合后的工程源码架构如下：

4、vivado工程源码1详解–>KU060版本，RTL8211F做PHY

开发板FPGA型号：Xilinx–Kintex UltraScale–xcku060-ffva1156-2-i；
FPGA开发环境：Vivado2019.1；
输入：OV5640摄像头或动态彩条，分辨率1280x720@30Hz；
输出：千兆UDP网络视频，分辨率1280x720@60Hz；
回环光口范例：SFP光口；
高速接口范例：UltraScale GTH，线速率5Gbps；
高速接口编解码协议：8b/10b编解码；
图像缓存方案：FDMA图像缓存+DDR4颗粒+3帧缓存；
以太网物理层方案：RTL8211F芯片，延时模式，RGMII接口；
FPGA端MAC方案：Xilinx官方Tri Mode Ethernet MAC IP核，固定千兆模式；
以太网传输层协议：UDP协议，千兆速率；
实现功能：FPGA实现高速接口转网络视频传输；
工程作用：此工程目的是让读者把握FPGA实现高速接口转网络视频传输的设计能力，以便能够移植和设计自己的项目；
工程Block Design和工程代码架构请参考第3章节的《工程源码架构》小节内容；
工程的资源斲丧和功耗如下：

5、工程移植阐明

vivado版本不一致处置惩罚

1：如果你的vivado版本与本工程vivado版本一致，则直接打开工程；
2：如果你的vivado版本低于本工程vivado版本，则需要打开工程后，点击文件–>另存为；但此方法并不保险，最保险的方法是将你的vivado版本升级到本工程vivado的版本或者更高版本；

3：如果你的vivado版本高于本工程vivado版本，解决如下：

打开工程后会发现IP都被锁住了，如下：

此时需要升级IP，操作如下：

FPGA型号不一致处置惩罚

如果你的FPGA型号与我的不一致，则需要更改FPGA型号，操作如下：

更改FPGA型号后还需要升级IP，升级IP的方法前面已经讲述了；
其他留意事项

1：由于每个板子的DDR不一定完全一样，以是MIG IP需要根据你自己的原理图进行设置，以致可以直接删掉我这里原工程的MIG并重新添加IP，重新设置；
2：根据你自己的原理图修改引脚约束，在xdc文件中修改即可；
3：纯FPGA移植到Zynq需要在工程中添加zynq软核；
6、上板调试验证

准备工作

需要准备的器材如下：
OV5640摄像头，没有则请使用FPGA内部生成的彩条；
FPGA开发板，没有开发板可以找本博提供；
SFP光模块和光纤；
网线；
我的开发板了毗连如下：

然后将电脑端IP地点设置为如下：

然后下载bit或者固化bin文件，即可开始测试；
ping测试

打开电脑CMD，输入ping指令；
单次ping测试如下：

一连ping测试如下：

ARP测试

打开电脑CMD，输入ARP指令；如下：

QT上位机设置

打开QT上位机设置如下，然后可以收罗显示视频；

FPGA实时视频收罗转UDP网络视频流输出演示

FPGA实时视频收罗转UDP网络视频流输出演示如下：

     GT-UDP
  
7、工程代码的获取

代码太大，无法邮箱发送，以某度网盘链接方式发送，
资料获取方式：私，或者文章末尾的V名片。
网盘资料如下：

此外，有很多朋友给本博主提了很多意见和建议，希望能丰富服务内容和选项，由于不同朋友的需求不一样，以是本博主还提供以下服务：

免责声明：如果侵犯了您的权益，请联系站长，我们会及时删除侵权内容，谢谢合作！更多信息从访问主页：qidao123.com:ToB企服之家，中国第一个企服评测及商务社交产业平台。

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