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标题: 华为数字芯片机考2025合集3已校正 [打印本页]

作者: 知者何南 时间: 2025-4-14 23:40
标题: 华为数字芯片机考2025合集3已校正
1. 题目内容

下列说法正确的是（）。
1. 解题步骤

1.1 选项分析

选项形貌正误依据A异步 FIFO 接纳格雷码是为了省功耗✗格雷码用于消除多比特信号跨时钟域的位跳变风险，与功耗无关B单比特信号打两拍可以完全制止亚稳态✗双触发器同步仅降低亚稳态概率，无法完全消除C异步处理需考虑发送和吸收时钟的频率关系✓异步 FIFO 需评估写/读时钟速率差，防止溢出或空读D尽量将异步和同步逻辑剥离开，分别在差别模块实现✓同步/异步逻辑分离是操持规范，降低跨时钟域风险 1.2 详细解析

选项 A：
- 格雷码的焦点作用：消除多比特信号跨时钟域的位跳变风险，而非省功耗。
- 异步 FIFO 的功耗优化：通过期钟门控（Clock Gating）或电源门控（Power Gating）实现。
选项 B：
- 亚稳态的不可消除性：双触发器同步仅降低亚稳态概率（MTBF 公式决定），无法完全消除。
- MTBF 公式：MTBF = e^(t/τ) / (f × a)，此中 t 为同步时间，τ 为触发器时间常数。
选项 C：
- 异步 FIFO 的时钟频率关系：需评估写/读时钟速率差，操持 FIFO 深度（FIFO_depth >= (写速率 - 读速率) × 最大耽误）。
- 其他异步处理：如握手协议，也需考虑时钟频率关系。
选项 D：
- 同步/异步逻辑分离：
  - 同步逻辑：基于时钟信号操持，时序可控。
  - 异步逻辑：跨时钟域处理，需特殊同步机制（如 FIFO、握手协议）。
- 操持规范：分离同步/异步逻辑，降低跨时钟域风险，提高代码可读性和可维护性。

2. 终极答案

正确答案：C
关键结论：

C 选项正确：异步处理需考虑时钟频率关系（如异步 FIFO 的写/读时钟速率差）。
D：同步/异步逻辑分离是操持规范，降低跨时钟域风险，但有时必须。
A 选项错误：格雷码用于消除位跳变风险，与功耗无关。
B 选项错误：双触发器同步无法完全消除亚稳态。

2. 从综合出电路的电路看第一段代码比第二段代码优化的地方是（C）

解析：
第一段代码：

仅在A&B为真时更新D，其他时间保持D稳定
综合后会产生带使能端的寄存器

第二段代码：

在每个时钟周期都会更新D值
综合后会产生平凡寄存器

优化点：

第一段代码电路更简单（C正确）
第一段代码确实更省功耗（B正确）
第一段代码也更简练（A正确）

但题目要求"从综合出电路的电路看"，最直接的优化是电路简单性（C），其他选项更多是从代码层面或功能层面考虑。
3. 在SV中，上述代码实验完后，result的值为1’b0（B）

解析：

a=2’b1z（二进制10或高阻态z）
b=2’b10（明确二进制10）
在SystemVerilog中，当比较操作数包含z或x时：
- == 操作会返回x（未知）
- === 操作才会举行精确比较
因此result=(a==b)的结果是x，不是1’b0
所以选B（错误）

4. 以下不能克制异步电路问题的是（D）

解析：
异步电路问题主要指亚稳态问题，克制方法包括：
A. 寄存三拍 - 有效降低亚稳态概率
B. 双向握手 - 可靠的异步通信协议
C. 格雷码转换 - 用于多bit信号同步
D. 缓存输出 - 不能办理亚稳态问题，只是数据暂存
因此D选项不能有效克制异步电路问题。
5、亚稳态对电路影响极大，下面哪种做法对降低亚稳态发生概率是无效的（C）

解析：
降低亚稳态概率的有效方法：
A. 增加打拍级数 - 有效（但边际效益递减）
B. 使用亚稳态硬化寄存器 - 有效
D. 收缩打拍逻辑间delay - 有效（淘汰亚稳态传播时间）
无效方法：
C. 提高工作时钟 - 反而会增加亚稳态概率（时钟越快，MTBF越低）
6、无复位寄存器会引入不定态，因此操持中禁止使用无复位寄存器（B）

解析：

无复位寄存器确实可能引入不定态
但在某些场景（如数据通路）可以使用，只要确保上电后会被正常写入
不是完全禁止，所以选B（错误）

7、bufif0 # (5:7:9, 8:10:12, 15:18:21)b1 (lo1.1o2, dir)。此中第一个5:7:9表现什么（A）

解析：
Verilog耽误值格式：
#(rise_delay, fall_delay, turn-off_delay)
第一个5:7:9表现：
min:typ:max 的上升耽误
8、在时钟上升沿时采样到start有效开始…（C）

解析：
关键点：

a连续或间断出现3次高电平：使用"go to"重复操作符[->]
正确语法是：a[->3]

只有C选项正确使用了[->3]：
property p0:
@(posedge clk) $rose(start) |-> ##2 (a[->3]) ##1 stop;
endproperty
9、对于FPGA内部的RAM而言，以下哪个说法是错误的（A）

解析：
伪双端口RAM特性：

一个端口只读，一个端口只写（不是两个端口都可读写）
可以有独立时钟（B正确）
单端口RAM特性（C、D正确）

因此A选项形貌错误（说两个端口都有独立读写控制）
10. 题目内容

关于静态时序分析（STA），哪项说法是错误的？（）
1. 解题步骤

1.1 STA 的焦点特性

特性阐明不依赖仿真向量基于时序约束分析，无需测试激励（A 正确）不验证功能仅检查时序，不验证逻辑功能（B 正确）分析速度快相比动态仿真更快（C 正确）适用范围仅适用于同步路径，异步路径需特殊处理（D 错误） 1.2 选项分析

选项形貌正误依据A不必要仿真向量✓STA 基于约束分析，无需仿真激励B不能验证操持的功能✓STA 仅检查时序，不验证功能C分析速度快✓相比动态仿真，STA 速度更快D可以分析同步路径和异步路径✗STA 仅分析同步路径，异步路径需标记为 false_path 2. 终极答案

正确答案：D
关键结论：

STA 只能分析同步路径，异步路径需通过 set_false_path 或 set_clock_groups 标记。
其他选项（A、B、C）均正确形貌了 STA 的特性。

总结

选项正误焦点考点D✗STA 仅适用于同步路径分析 11. 题目内容

验证情况中提到的参考模型（Reference Model）只支持不带时序的功能建模，不支持时序建模（）。
1. 解题步骤

1.1 参考模型（Reference Model）的作用

功能建模：
- 模拟 DUT（Design Under Test）的预期举动，生成预期输出。
- 支持时序建模：参考模型可以包含时序举动（如耽误、流水线等），但通常以功能正确性为主，时序细节可能简化。

1.2 选项分析

选项形貌正误依据A错误✓参考模型可以包含时序举动（如协议耽误、流水线阶段）B正确✗参考模型不但限于纯组合逻辑，可支持时序建模 2. 终极答案

正确答案：A（错误）
关键结论：

参考模型可以支持时序建模（如模拟协议耽误、流水线举动），但通常以功能正确性为焦点目的。
题目说法过于绝对，因此 A（错误） 是正确答案。

增补阐明

何时使用时序建模：
- 在验证高速接口（如 PCIe、DDR）时，参考模型可能必要模拟协议规定的时序举动。
简化时序的场景：
- 若只验证功能正确性，时序细节可交由断言或时序检查工具处理。

12. 题目内容

假如该 class 会被继承，则该 class 所有定义的 function/task 都必要加 virtual（）。
1. 解题步骤

1.1 virtual 关键字的作用

virtual 方法：
- 答应子类重写（override）父类的方法。
- 未加 virtual 的方法在子类中无法重写。

1.2 是否必要全部加 virtual

必要性：
- 只有必要被重写的方法才需加 virtual。
- 不必要重写的方法无需加 virtual。
反例：
- 工具类（Utility Class）中的方法通常无需重写，不应加 virtual。

1.3 选项分析

选项形貌正误依据A错误✓只有必要重写的方法才需加 virtual，非全部B正确✗仅需为可能被重写的方法加 virtual 2. 终极答案

正确答案：A（错误）
关键结论：

只有必要被重写的方法才需加 virtual，并非所有方法都必要。
题目说法过于绝对，因此 A（错误） 是正确答案。

增补阐明

何时使用 virtual：
- 父类方法可能被重写时（如基类中的通用举动）。
何时无需 virtual：
- 工具类方法（如数学计算、字符串处理）。
- 不希望子类重写的方法（如关键功能）。

13. 题目内容

下列选项表达式逻辑实现功能，与图中电路实现功能差别的是（）。
1. 解题步骤

1.1 电路功能分析

假设图中电路功能为：A·S + B·S'（A 与 S 相或，B 与 S 非相或，再相与）。
1.2 选项分析

选项表达式是否与电路功能相同依据A(A+S’)(B+S)✗展开后包含额外项（A·B）BA·B + A·S + B·S’ + S·S’✗包含冗余项（A·B 和 S·S’）CA·S + B·S’✓与电路功能一致DA(B+S’) + S(B+S)✗展开后包含额外项（A·B 和 S·B） 2. 终极答案

正确答案：A、B、D

14. 题目内容

关于下面约束，说法正确的是（）。

constraint ST { (a == 0) -> (b == 0) }

复制代码

1. 解题步骤

1.1 约束逻辑分析

含义：假如 a == 0，则 b == 0。
逆否命题：假如 b != 0，则 a != 0。

1.2 选项分析

选项形貌正误依据A假如 a != 0，则 b != 0✗原命题无法推出此结论B假如 b != 0，则 a != 0✓逆否命题创建C假如 b == 0，则 a == 0✗原命题无法推出此结论 2. 终极答案

正确答案：B

15. 题目内容

有关中断，以下说法不正确的是?（）
1. 解题步骤

1.1 中断特性分析

选项形貌正误依据A芯片中断引脚送出的中断信号一般接纳脉冲信号✗中断信号可以是电平或脉冲B中断读清方式是指在 CPU 完成对中断指示寄存器的读操作后将中断指示寄存器清零✓正确形貌读清机制C中断存在边缘触发方式和电平触发方式✓两种触发方式均存在D1 根中断管脚可以复用多个芯片内部中断✓中断复用是常见操持 2. 终极答案

正确答案：A

16. 题目内容

以下低功耗措施中，哪种不是降低电路翻转率的方法?（）
1. 解题步骤

1.1 降低翻转率的措施

选项形貌是否降低翻转率依据A重新安排“if-else”表达式，将毛刺或快变革信号移至逻辑锥体前部✗优化逻辑顺序，淘汰毛刺B接纳 Gray 码或 One-hot 码作为状态机编码✓淘汰状态跳变时的翻转位数C在不举行算术运算时，使模块输入保持稳定，不让新操作数进入✓淘汰无效操作D淘汰电路中的 glitch✓淘汰毛刺导致的额外翻转 2. 终极答案

正确答案：A

总结

题号正确答案焦点考点13A、B、D逻辑表达式与电路功能对比14BSystemVerilog 约束逻辑15A中断信号特性16A低功耗操持方法 17. 题目内容

以下 SV 步伐的运行结果为（）。

class Test;
bit [31:0] addr;
function void display_addr;
$display("%h", addr);
endfunction
endclass:Test
initial begin
Test t1;
t1 = new();
t1.display_addr();
end

复制代码

1. 解题步骤

1.1 代码分析

类定义：
- Test 类包含一个 32-bit 变量 addr 和一个表现 addr 值的方法 display_addr。
初始化块：
- 创建 Test 类的实例 t1。
- 调用 t1.display_addr() 表现 addr 的值。

1.2 变量默认值

bit 类型默认值：0。
因此，addr 的默认值为 32'h00000000。

1.3 输出结果

$display("%h", addr) 会输出 addr 的十六进制值，即 00000000。

2. 终极答案

正确答案：D（0）

18. 题目内容

以下信号命名中不符合 Verilog 语法的是（）。
1. 解题步骤

1.1 Verilog 命名规则

合法字符：字母（A-Z, a-z）、数字（0-9）、下划线（_）、美元符号（$）。
首字符：不能是数字或美元符号。

1.2 选项分析

选项信号名是否符合语法依据A1_2CorrectName✗首字符为数字，非法BCNTO✓符合命名规则C_R1_D2✓符合命名规则DCOunT✓符合命名规则 2. 终极答案

正确答案：A（1_2CorrectName）

19. 题目内容

关于三段式状态机的形貌，下列说法正确的是（）。
1. 解题步骤

1.1 三段式状态机特点

状态转移逻辑：
- 形貌状态转移条件和规律，通常为 组合逻辑（B 错误）。
状态寄存器：
- 用于存储当前状态，为 时序逻辑（D 正确）。
输出逻辑：
- 可以是组合逻辑或时序逻辑（A 错误）。
default 态：
- 必须指定，制止状态机进入非法状态（C 错误）。

1.2 选项分析

选项形貌正误依据A输出必须是寄存器输出✗输出可以是组合逻辑B形貌状态转移条件和规律的逻辑是时序逻辑✗状态转移逻辑为组合逻辑C形貌状态转移时，可以不指定 default 态✗必须指定 default 态D形貌状态迁移的逻辑为时序逻辑✓状态寄存器为时序逻辑 2. 终极答案

正确答案：D

20. 题目内容

有关功耗，以下说法不正确的是?（）
1. 解题步骤

1.1 功耗分析

操持层次与优化效果：
- 操持层次越高，优化效果越好（A 正确）。
动态功耗公式：
- P_dynamic ∝ C × V^2 × f，电压和频率越高，动态功耗越大（B 正确）。
低功耗操持目的：
- 在性能、面积、功耗之间找到均衡（C 正确）。
工艺发展与功耗：
- 先进工艺下，静态功耗（漏电流）增加，动态功耗降低（D 错误）。

1.2 选项分析

选项形貌正误依据A操持层次越高，功耗优化效果越好✓高层优化更有效B电压越大，频率越高，动态功耗越高✓动态功耗公式C低功耗操持目的是找到最佳均衡✓操持目的权衡D单位面积动态和静态功耗随工艺发展呈下降趋势✗静态功耗随工艺发展增加 2. 终极答案

正确答案：D

21. 题目内容

generate for 循环语句中使用的标尺变量可定义为 integer（）。
1. 解题步骤

1.1 generate for 循环变量类型

标尺变量：必须定义为 genvar 类型，不能是 integer。

1.2 选项分析

选项形貌正误依据A正确✗标尺变量必须为 genvarB错误✓integer 不可用于 generate for 循环 2. 终极答案

正确答案：B

22. 题目内容

Interface 中可以定义信号、函数、任务、class 对象；也可以有 always，initial 语句块（）。
1. 解题步骤

1.1 Interface 的功能

支持定义：信号、函数、任务。
不支持定义：class 对象、always/initial 语句块。

1.2 选项分析

选项形貌正误依据A错误✓Interface 不支持 class 对象和 always/initial 语句块B正确✗形貌不完全正确 2. 终极答案

正确答案：A

23. 题目内容

下列不属于动态数组内建函数的是（）。
1. 解题步骤

1.1 动态数组内建函数

size()：返回数组大小。
delete()：删除数组内容。
new[]：动态分配数组空间。
length()：不存在，正确函数为 size()。

1.2 选项分析

选项函数是否属于动态数组内建函数依据Adelete()✓动态数组内建函数Bsize()✓动态数组内建函数Cnew[]✓动态数组内建函数Dlength()✗不存在，应为 size() 2. 终极答案

正确答案：D

24. 题目内容

isolation cell 是下面哪种低功耗技能必须的（）。
1. 解题步骤

1.1 低功耗技能与 isolation cell

Power Gating：
- 必要 isolation cell 隔离掉电模块的输出。
Clock Gating：无需 isolation cell。
Multi_Vdd：无需 isolation cell。
AVS：无需 isolation cell。

1.2 选项分析

选项技能是否必要 isolation cell依据APower Gating✓必须BClock Gating✗无需CMulti_Vdd✗无需DAVS✗无需 2. 终极答案

正确答案：A

25. 题目内容

a1 和 a2 的检查效果完全一样：（）

property p1:
@(posedge clk) a |=> b |=> c;
endproperty
a1: assert property(p1);
property p2:
@(posedge clk) a ##1 b ##1 |-> c;
endproperty
a2: assert property(p2);

复制代码

1. 解题步骤

1.1 属性分析

p1：
- a |=> b |=> c 等价于 a ##1 b ##1 c。
p2：
- a ##1 b ##1 |-> c 等价于 a ##1 b ##1 c。

1.2 检查效果

p1 和 p2 的逻辑完全一致，检查效果相同。

2. 终极答案

正确答案：B（正确）

26. 题目内容

漏电流（Leakage Current）与逻辑电路操持的工作频率无关（）。
1. 解题步骤

1.1 漏电流特性

漏电流：主要由晶体管漏电引起，与工作频率无关。
动态功耗：与工作频率相关。

2. 终极答案

正确答案：B（正确）

27. 题目内容

reg signed [0:4] c; c = 8’h8f; 赋值后 c 的值是多少?（）
1. 解题步骤

1.1 位宽与符号扩展

c 的位宽：5-bit 有符号数。
8’h8f：二进制 10001111，截取低 5-bit 为 01111。
有符号数解析：01111 为 +15。

2. 终极答案

正确答案：A（15）

28. 题目内容

在 Verilog 中，"assign din[31:0] = 32’hFF00_ABC4；assign dout[31:0] = (din << 2) >> 4。dout 的值是多少?（）
1. 解题步骤

1.1 计算过程

din << 2：
- 32'hFF00_ABC4 左移 2 位，结果为 32'hFC02_AF10。
>> 4：
- 右移 4 位，结果为 32'h0FC02_AF1。

2. 终极答案

正确答案：D（32’h0FC02AF1）

29. 题目内容

假设输入信号 X 位宽为 12bit，InA 位宽为 6bit，InB 位宽为 17bit，实现 Y = X * InA + InB 功能，并要求不丧失精度，那么输出信号 Y 位宽应不小于（）。
1. 解题步骤

1.1 位宽计算

X * InA：
- 12-bit × 6-bit = 18-bit。
+ InB：
- 18-bit + 17-bit = 19-bit。

2. 终极答案

正确答案：C（19bit）

30. 题目内容

在 Verilog 操持中，下列说法不正确的是（）。
1. 解题步骤

1.1 选项分析

选项形貌正误依据A假如 setup 时间不满足，可以实验降低时钟频率办理错误降低时钟频率可以缓解 setup 时间问题，但题目问的是“不正确”的说法，因此 A 是正确的办理方法，但题目要求选不正确选项B在边沿敏感时序逻辑代码中，应使用非阻塞赋值 (<=)正确Verilog 规范要求时序逻辑使用非阻塞赋值C要求 always 块产生组合逻辑时使用阻塞赋值 (=)正确组合逻辑推荐使用阻塞赋值D模运算符 “%” 是不可综合的错误模运算符在某些综合工具中是可综合的（但可能效率低），因此说法不完全正确 2. 终极答案

正确答案：A, D

31. 题目内容

对于操持中所使用的 Pipeline，说法中正确的有（）。
1. 解题步骤

1.1 选项分析

选项形貌正误依据A使用 Pipeline 会导致数据延时增加，但假如工作频率稳定，系统的吞吐量不会改变错误Pipeline 会增加耽误，但通常能提高吞吐量（单位时间处理更多数据）B使用 Pipeline 会对时序有好处，STA 更轻易通过正确流水线分割关键路径，改善时序C使用 Pipeline 肯定可以淘汰面积错误Pipeline 可能增加寄存器数量，导致面积增大D使用 Pipeline 可能会导致面积增大正确流水线通常必要额外寄存器，可能增加面积 2. 终极答案

正确答案：B, D

32. 题目内容

下列哪些操持可能会对芯片 DFT（可测试性操持）产生不利影响？（）
1. 解题步骤

1.1 选项分析

选项形貌正误依据A门控时钟操持影响门控时钟可能导致测试时钟控制困难B使用双沿时钟操持影响双沿时钟增加测试复杂度C内部三态门总线影响三态总线在测试时可能冲突D使用内部产生的时钟影响内部时钟难以同步测试时钟 2. 终极答案

正确答案：A, B, C, D

33. 题目内容

下列表达式中，哪些可以使用一个或多个二输入与非门器件实现？（）
1. 解题步骤

1.1 选项分析

（注：二输入与非门是通用逻辑门，可组合实现任意逻辑）
选项形貌可实现性实现方式A常数 1可以与非门输入接相同信号（如 A NAND A）BA可以A NAND 1（或双重否定）CA+B（或逻辑）可以德摩根定律转换DAB（与逻辑）可以与非门后接非门（或双重与非） 2. 终极答案

正确答案：A, B, C, D

34. 题目内容

多比特信号 A 在时钟域 clk_a 存在从 8’d100 到 8’d101 的变革过程中，若在时钟域 clk_b 直接接纳 D 触发器采样，可能采样到数据是（）。
1. 解题步骤

1.1 选项分析

由于 clk_a 和 clk_b 是异步时钟域，直接采样多比特信号可能发生 亚稳态（Metastability） 和 数据不一致（Data Inconsistency），导致采样到的数据可能是：

8’d100（原数据）
8’d101（新数据）
中心值（由于比特间偏移导致的错误值）

但题目给出的选项均为 8’d100 或 8’d101 的差别表现形式（二进制、十六进制、十进制），没有错误的中心值选项。因此，可能采样到的数据是：

A. 8’h65（十六进制 0x65 = 十进制 101）
B. 8’b01100101（二进制 01100101 = 十进制 101）
C. 8’h64（十六进制 0x64 = 十进制 100）
D. 8’d100（十进制 100）

由于题目未提供中心错误值的选项，因此 所有选项均可能被采样到（正确的原数据或新数据的差别表现）。
2. 终极答案

正确答案：A, B, C, D（所有选项均可能被采样到）
留意：在实际跨时钟域采样时，可能会采样到错误值（如部门比特变革导致的中心值），但本题选项均为正确数据的表现方式，因此全选。
35. 题目内容

Formality 支持的等价性验证包括（）。
1. 解题步骤

1.1 选项分析

选项形貌支持性A门级网表对门级网表支持BRTL 级对 RTL 级支持CRTL 级对门级网表支持 2. 终极答案

正确答案：A, B, C
36. 题目内容

以下三段代码，说法正确的是：（）
1. 解题步骤

1.1 代码分析

代码①：异步复位逻辑（rst_n 在敏感列表中，且为下降沿触发）。
代码②：无复位逻辑，仅有时钟触发的寄存器。
代码③：同步复位逻辑（rst_n 仅在时钟上升沿时见效）。

1.2 选项分析

选项形貌正误依据A②属于无复位寄存器，其 PPA（Power, Performance, Area）更优正确无复位逻辑节流面积和功耗B①属于异步复位逻辑正确rst_n 在敏感列表中，且为下降沿触发C同步复位和异步复位都是在复位时将寄存器状态初始化，所以没有区别错误同步复位和异步复位在实现和时序上有显著区别D③属于同步复位逻辑，rst_n 可能通过组合逻辑连接到寄存器 D 端正确同步复位逻辑中，rst_n 仅在时钟上升沿见效 2. 终极答案

正确答案：A, B, D

37. 题目内容

基于 FPGA 和 ASIC 芯片操持的差异必要关注的有（）。
1. 解题步骤

1.1 选项分析

选项形貌正误依据A时钟复位正确FPGA 和 ASIC 在时钟复位操持上有差异B时钟频率正确FPGA 时钟频率通常低于 ASICCmemory 控制正确FPGA 和 ASIC 的 memory 架构和控制方式差别D上下电流程正确FPGA 和 ASIC 的上下电流程操持差别 2. 终极答案

正确答案：A, B, C, D

38. 题目内容

报文处理操持规格：（）

支持的报文长度为 36‐256 字节，其余长度的报文直接丢弃；
吸收的报文长度小于 64 字节时填充 PAD（任意数据）使报文长度达到 64 字节，然后再转发；
下面形貌错误的是：（）

1. 解题步骤

1.1 选项分析

选项形貌正误依据A因为填充 PAD 是任意数据，因此随便挑一组特殊值，比方全 0 验证即可以或许保证功能正确错误填充数据应覆盖多种情况，不能仅用单一值验证B因为大于 256B 的报文被丢弃了，所以不必要验证该点错误必要验证丢弃功能是否正确C因为小于 36B 的报文被丢弃了，所以不必要验证该点错误必要验证丢弃功能是否正确D该报文处理长度的边界点包含两个值，分别为 36 和 256正确边界点为 36 和 256 2. 终极答案

正确答案：A, B, C

39. 题目内容

下列哪些必须是在 Post‐Layout 时序仿真中使用的？（）
1. 解题步骤

1.1 选项分析

选项形貌正误依据APost‐Layout 网表正确Post‐Layout 仿真必要布局布线后的网表B综合网表错误综合网表用于综合后仿真，而非 Post‐Layout 仿真C尺度延时格式文件（SDF）正确SDF 文件包含布局布线后的延时信息DRTL 代码错误RTL 代码用于功能仿真，而非 Post‐Layout 仿真 2. 终极答案

正确答案：A, C

40. 题目内容

当模块的代码覆盖率达到 100% 时，下列说法错误的是（）。
1. 解题步骤

1.1 选项分析

选项形貌正误依据A并不能确保验证工作已经完成正确代码覆盖率 100% 不意味着功能验证充实B可确认各类用例的激励构造已经完备错误代码覆盖率不能完全反映激励构造的完备性C可确认各种边界点的测试已经足够充实错误代码覆盖率不能完全反映边界点测试的充实性D可确认功能验证充实错误代码覆盖率不能完全反映功能验证的充实性 2. 终极答案

正确答案：B, C, D

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