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标题: verilog常见语法记录（一） [打印本页]

作者: 篮之新喜 时间: 2022-12-29 14:08
标题: verilog常见语法记录（一）
RTL例子

module led
(
input wire in1,
input wire in2,
input wire sel,
output reg out //输出控制LED灯
);
//输入只能是wire型变量输出可以是wire型变量也可以是reg型变量
//如果输出是在always块中被赋值（即在“

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