Vivado_PLL IP核

本文介绍Vivado中PLL IP核的使用方法。
PLL

首先在IP Catalog中搜索clock 并找到Clocking Wizard，双击后打开。

进入Clocking Wizard配置界面。

其中可选选项及含义为：
Frequency Synthesis：频率合成，允许输出时钟具有与输入时钟不同的频率。此项必须勾选，否则无法正常使用其分频倍频的功能。
Phase Alignment：相位对齐，允许将输出时钟锁相到输入时钟。默认勾选。
Dynamic Reconfig：动态重配置，允许在生成配置后更改配置。勾选后，默认生成AXI4-Lite接口。
Safe Clock Startup：安全启动，在locked采样为高电平8个输入时钟后，勾选后会使用BUFGCE在输出端启用稳定且有效的时钟。
Minimize Power：最小化功率，允许允许最小化该单元所需的功率，但会牺牲频率、相位偏移或占空比精度。
Jitter Optimiazation：
Balanced：软件自动为抖动优化选择正确的带宽。
Minimize Output Jitter：最小化输出抖动，最大限度地2减少输出时钟的抖动，但代价是功耗和可能的输出时钟相位误差。
Maximize Input Jitter：最大化输入抖动，允许输入时钟上更大的输入抖动，但会对输出时钟上的抖动产生负面影响。
在 Input Clock Information 选项框处设置输入时钟引脚名称，输入时钟频率。

输出时钟配置：

如设置：

其输入时钟频率为50MHz，输出时钟频率为25MHz，相位25度，占空比75%。

其他引脚设置：

勾选reset，locked，Active High后，输入输出信号如下。

locked引脚会在输出时钟稳定后被来高。
Reset Type中勾选Active High设置reset引脚为高电平有效。按照一般设计，reset通常为低电平有效，则需勾选Active Low。

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