【HDLBits刷题笔记】11 Shift Regiters&More Circuits

Shift4

异步复位同步置数和使能。
[code]module top_module(    input clk,    input areset,  // async active-high reset to zero    input load,    input ena,    input [3:0] data,    output reg [3:0] q);     always@(posedge clk or posedge areset)    begin        if(areset)            q