【HDLBits刷题笔记】15 Finding bugs in code

Bugs mux2

原本代码的逻辑是反的，这不是坑人吗。

1. module top_module (
2.     input sel,
3.     input [7:0] a,
4.     input [7:0] b,
5.     output [7:0]out  );
7.     assign out = ({8{sel}} & a) | ({8{~sel}} & b);
9. endmodule

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Bugs nand3

五输入的与门现在要实现三输入的与非门，多余的门可以输入1并将输出取反。

1. module top_module (input a, input b, input c, output out);//
3.     wire out_n;
4.     andgate inst1 ( out_n,a, b, c, 1'b1,1'b1 );
5.     assign out = ~out_n;
7. endmodule

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Bugs mux4

bug1:mux0和mux1的位宽没设置，默认是1；
bug2：选通引脚有问题，应该先通过mux[0]判断是ac还是bd，再通过mux[1]进行判断。

1. module top_module (
2.     input [1:0] sel,
3.     input [7:0] a,
4.     input [7:0] b,
5.     input [7:0] c,
6.     input [7:0] d,
7.     output [7:0] out  ); //
9.     wire [7:0]mux0, mux1;
10.     mux2 u_mux0 ( sel[0],    a,    b, mux0 );
11.     mux2 u_mux1 ( sel[0],    c,    d, mux1 );
12.     mux2 u_mux2 ( sel[1], mux0, mux1,  out );
14. endmodule

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Bugs addsubz

verilog中~是按位取反，!是逻辑取反。
同时需要补充out不为0的情况，否则输出会默认保持，综合出latch。

1. // synthesis verilog_input_version verilog_2001
2. module top_module (
3.     input do_sub,
4.     input [7:0] a,
5.     input [7:0] b,
6.     output reg [7:0] out,
7.     output reg result_is_zero
8. );//
10.     always @(*) begin
11.         case (do_sub)
12.           0: out = a+b;
13.           1: out = a-b;
14.         endcase
16.         if (!out)
17.             result_is_zero = 1;
18.         else
19.             result_is_zero = 0;
20.     end
22. endmodule

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Bugs case

这道题比较考验眼力，一个是d要改成h，还有一个是6位改成8位。晕。
还有就是先给两个输出赋默认值，就不会综合出latch了，而且代码也更加简洁。

1. module top_module (
2.     input [7:0] code,
3.     output reg [3:0] out,
4.     output reg valid );//
6.      always @(*)
7.      begin
8.          out = 0;
9.          valid = 1'b1;
10.          case (code)
11.              8'h45: out = 0;
12.              8'h16: out = 1;
13.              8'h1e: out = 2;
14.              8'h26: out = 3;
15.              8'h25: out = 4;
16.              8'h2e: out = 5;
17.              8'h36: out = 6;
18.              8'h3d: out = 7;
19.              8'h3e: out = 8;
20.              8'h46: out = 9;
21.              default: valid = 0;
22.          endcase
23.      end
25. endmodule

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