描述
出于计时的目标，每个设备被分别为多个时钟地区。CLOCK_REGION是
标识Xilinx FPGA或由一组服务的设备的地区的设备对象
计时资源。时钟地区包含可设置逻辑块（CLB）、DSP片、以及别的可设置逻辑，
块RAM、互连和相干的时钟。
时钟地区的数目随着设备的大小而变化。UltraScale设备是
被分别为分段的时钟地区的列和行。这些时钟地区差别于
从前的族，因为它们排列在平铺中，而且不跨越的宽度的一半
装置
对于UltraScale设备，时钟区的高度是60个CLB、24个DSP片和12个块
RAM，在此中心具有水寻常钟脊（HCS）。每个银行有52个I/O，4个
与时钟地区间距匹配的千兆收发器（GT）。
对于7个串联设备，时钟地区包含50个CLB和一个具有50个I/O的I/O组，以及
在此中心的水寻常钟行（HROW）。
时钟地区中的I/O组具有时钟引脚，可将用户时钟带到时钟上
在时钟地区内路由资源。
请参阅7系列FPGA时钟资源用户指南（UG472）[参考文献3]或UltraScale
有关时钟的更多信息，请参阅《建筑时钟资源用户指南》（UG572）[参考文献9]
地区及其所包含的资源。
相干对象
CLOCK_REGION对象与设备上的超等逻辑地区（SLR）相干联
在中找到地区，或者在时钟中找到TILE、SITE或PACKAGE_BANK设备对象
地区此外，您还可以得到CELL网表对象已被
放入。
可以利用类似于的Tcl命令查询关联对象的CLOCK_REGION
如下，返回指定单位所在的时钟地区：
get_clock_regions-of[get_cells usbEngine0/u1/u0/crc16_sum_reg[7]]
此外，您还可以查询关联的SLR、TILE、SITE、BEL和IO_BANK设备对象
具有CLOCK_REGION，或在CLOCK_REGION中找到。例如，以下Tcl命令返回
指定单位所在的同一时钟地区中的I/O组：
get_iobanks-of _objects[get_clock_regions-of\
[get_cells usbEngine0/u1/u0/crc16_sum_reg[7]]]
属性
可以利用report_property命令陈诉
CLOCK_REGION。请参阅Vivado Design Suite Tcl命令参考指南（UG835）
[参考文献13]相识更多信息。
clock_region对象上的属性包括以下内容，并带有示例值：
Property Type Read-only Visible Value BOTTOM_RIGHT_TILE string true true NULL_X116Y105 CLASS string true true clock_region COLUMN_INDEX int true true 1 FULL_NAME string true true CLOCKREGION_X1Y2 NAME string true true X1Y2 NUM_SITES int true true 1418 ROW_INDEX int true true 2 TOP_LEFT_TILE string true true CLBLL_L_X26Y149 To report the properties for a specific CLOCK_REGION, you can copy and paste the following command into the Vivado Design Suite Tcl shell or Tcl Console: report_property -all [get_clock_regions <name> ] Where <name> is the name of the clock region to report.
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