verilog常见语法记录（一）

RTL例子

module led
(
        input wire in1,
        input wire in2,
        input wire sel,
        output reg out        //输出控制LED灯
);
//输入只能是wire型变量   输出可以是wire型变量也可以是reg型变量
//如果输出是在always块中被赋值（即在“