Virtex-II 系列FPGA 的设置数据处置处罚流程（包括初始化设置和刷新技术）大体上可以分为三个阶段，如下图所示。
阶段一让内部设置逻辑开始准备加载设置数据。
对于初始化设置而言，在此步调中，FPGA 首先清空内部逻辑，等待接收同步字（0xAA995566）进行系统同步。而对于刷新（Scrubbing）而言，无需清空内部逻辑，而是不绝等待进行系统同步。需不必要清空内部逻辑是初始化设置和刷新的一个紧张的区别点。复位完CRC 寄存器后，开始设置决定设置属性的相关寄存器，比如帧长寄存器（FLR）、设置选项寄存器（COR）、控制寄存器（CTL）。
阶段二是对FPGA 内部逻辑资源的设置。
对于初始化设置而言，包含内部的三类逻辑资源，设置三类资源的起始帧地址（FAR）后，通过写指令，将后续的设置帧加载到帧数据输入寄存器（FDRI）中。当最后一帧无效帧之前的所有帧数据设置完后，CRC 校验指令就会被写入指令寄存器（CMD）中。在LFRM 指令写入CMD 寄存器后，FPGA 的三类逻辑资源就完成了其初始化设置。与初始化设置不同的是，刷新过程在设置完第一类逻辑资源后，跳过第二类逻辑资源（即所有的BRAM 列），指定第三类资源的起始帧地址开始对其进行重设置。
阶段三是进入启动序列以及数据通道的关闭。
在所有设置帧数据加载完成之后，FPGA 通过将START 指令写入CMD 寄存器中进入启动序列状态。设置完控制寄存器（CTL）和成功完成CRC 校验后，进行去同步操作，关闭数据通道，忽
略数据通道上的所有数据。在完成启动序列后，FPGA 就开始进入工作状态。
下表以Xlinx XC2V3000 FPGA 为例，说明用于初始化设置的数据处置处罚流程。其中，设置数据均以32bit 字为基本单位。
步调1~7 属于初始化设置的第一阶段，包括数据通道的打开、设置属性的设置，为后续的数据设置做准备。
步调8~12 属于初始化设置的第二阶段，完成对FPGA 三类资源的初始化设置，对于Virtex-II 系列的FPGA 而言，三类资源的初始化设置次序为：类一资源（GCLK列、IOB 列、IOI 列和CLB 列）到类二资源（BRAM 列）再到类三资源（BRAMInterconnect 列）。而对于其他系列FPGA，比如Virtex-4 系列，则以类一资源、类三资源、类二资源为次序进行进行初始化设置。
步调13~16 也是属于初始化设置的第二阶段， 在默认的环境下（ -gFreezeDCI:Yes），全比特流文件中会有此步调，主要是完成I/O 口的阻抗匹配。用户也可以通过指令（-g FreezeDCI:No）关闭此功能，该步调就不会出如今全比特流文件中。
步调17~22 属于初始化设置的第三阶段，主要完成进入启动序列、显性CRC校验和数据通道的关闭，从而启动系统功能。在步调22 中，由于FPGA 结束设置后进入正常的工作状态必要经历一个启动序列的过程，而启动序列是通过一个内部状态机在8 个周期内完成的，如下图所示。以是，在设置完成后，必要继续送8 个设置时钟，以完成该启动序列。
在启动过程中，内部状态机主要实现：
1、拉低全局三态信号（Global 3-state，GTS），激活I/O；
2、拉高全局写使能信号（Global Write Enable，GWE），激活RAM和触发器；
3、释放DONE 信号；
4、在最后一个周期，拉高FPGA 的内部启动结束信号（End Of Startup，EOS），表示启动过程结束，FPGA 可以进入工作状态。
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