【牛客】8 企业真题

VL59 根据RTL图编写Verilog程序

这题比较简单，照着写就好了。
[code]`timescale 1ns/1nsmodule RTL(    input clk,    input rst_n,    input data_in,    output reg data_out    );    reg data_in_reg;    always@(posedge clk)    begin        if(~rst_n)        begin            data_in_reg