用verilog/systemverilog 设计fifo (2)

石小疯  金牌会员 | 2024-6-22 17:08:29 | 来自手机 | 显示全部楼层 | 阅读模式
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主题 894|帖子 894|积分 2682

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异步fifo实现中要办理的标题

异步fifo和同步fifo功能相似,但是它的读写由两个时钟信号控制,所以它的设计和同步fifo不同,必要考虑更多的因素。

信号同步到谁人时钟域

我们知道,写fifo和写地点更新肯定在写时钟域,也就是在wr_clk的时钟上升沿用以下代码举行更新。
[code]always @ (posedge wr_clk or negedge wr_rst_n) begin        if (!wr_rst_n)                wr_ptr

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石小疯

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这个人很懒什么都没写!
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