【RISC-V设计-09】- RISC-V处理器设计K0A之CIC

【RISC-V设计-09】- RISC-V处理器设计K0A之CIC


  
1.简介

核内中断控制器（Core Interrupt Controller，简称CIC）是管理和仲裁中断的模块，可以或许根据预设的优先级规则，逐一上报中断请求的序号。本模块具有如下几点功能：

• 根据全局中断使能，控制中断序号的上报；
  
• 根据独立中断使能，控制对应的中断请求；
  
• 记载中断状态，根据中断状态向指令译码单元发出中断请求；
  
• 根据指令译码单元发出中断应答，清除中断请求；
  
• 通过软件、硬件结合的方式，支持晚到中断、咬尾中断；
  

2.顶层设计

3.端口说明

序号端口位宽方向说明1core_clk1input内核时钟2core_rstn1input内核复位信号，低有效3irq_lines16input外部中断信号，高电平/脉冲触发4csr2cic_gie1input全局中断使能5csr2cic_mie16input独立控制的中断使能6csr2cic_mip16input中断请求等候7cic2csr_irq16output外部中断信号，高电平/脉冲触发8cic2csr_mcause5output中断原因记载9cic2idu_int_req1output向译码单元发送的中断请求10idu2cic_int_ack1input译码单元返回的中断应答11idu2cic_int_mret1input译码单元实行中断返回指令 4.代码设计

1. // -------------------------------------------------------------------------------------------------
2. // Copyright 2024 Kearn Chen, kearn.chen@aliyun.com
3. //
4. // Licensed under the Apache License, Version 2.0 (the "License");
5. // you may not use this file except in compliance with the License.
6. // You may obtain a copy of the License at
7. //
8. //     http://www.apache.org/licenses/LICENSE-2.0
9. //
10. // Unless required by applicable law or agreed to in writing, software
11. // distributed under the License is distributed on an "AS IS" BASIS,
12. // WITHOUT WARRANTIES OR CONDITIONS OF ANY KIND, either express or implied.
13. // See the License for the specific language governing permissions and
14. // limitations under the License.
15. // -------------------------------------------------------------------------------------------------
16. // Description :
17. //             1. Core Interrupt Controller
18. // -------------------------------------------------------------------------------------------------
20. module k0a_core_cic (
21.     input  wire         core_clk        ,
22.     input  wire         core_rstn       ,
24.     input  wire [15:0]  irq_lines       ,
26.     input  wire         csr2cic_gie     ,
27.     input  wire [15:0]  csr2cic_mie     ,
28.     input  wire [15:0]  csr2cic_mip     ,
29.     output wire [15:0]  cic2csr_irq     ,
30.     output reg  [4:0]   cic2csr_mcause  ,
32.     output reg          cic2idu_int_req ,
33.     input  wire         idu2cic_int_ack ,
34.     input  wire         idu2cic_int_mret
35. );
37. reg     status_irq;
39. wire cic_int_hit = cic2idu_int_req & idu2cic_int_ack;
41. wire [15:0] irq_src = csr2cic_mip & csr2cic_mie;
43. assign cic2csr_irq = irq_lines;
45. always @(posedge core_clk or negedge core_rstn)
46. begin
47.     if(!core_rstn)
48.         status_irq <= 1'b0;
49.     else if(cic_int_hit)
50.         status_irq <= 1'b1;
51.     else if(idu2cic_int_mret)
52.         status_irq <= 1'b0;
53. end
55. always @(posedge core_clk)
56. begin
57.     if(csr2cic_gie) begin
58.         case(1'b1)
59.             irq_src[ 0] : cic2csr_mcause <= {1'b1, 4'h0};
60.             irq_src[ 1] : cic2csr_mcause <= {1'b1, 4'h1};
61.             irq_src[ 2] : cic2csr_mcause <= {1'b1, 4'h2};
62.             irq_src[ 3] : cic2csr_mcause <= {1'b1, 4'h3};
63.             irq_src[ 4] : cic2csr_mcause <= {1'b1, 4'h4};
64.             irq_src[ 5] : cic2csr_mcause <= {1'b1, 4'h5};
65.             irq_src[ 6] : cic2csr_mcause <= {1'b1, 4'h6};
66.             irq_src[ 7] : cic2csr_mcause <= {1'b1, 4'h7};
67.             irq_src[ 8] : cic2csr_mcause <= {1'b1, 4'h8};
68.             irq_src[ 9] : cic2csr_mcause <= {1'b1, 4'h9};
69.             irq_src[10] : cic2csr_mcause <= {1'b1, 4'ha};
70.             irq_src[11] : cic2csr_mcause <= {1'b1, 4'hb};
71.             irq_src[12] : cic2csr_mcause <= {1'b1, 4'hc};
72.             irq_src[13] : cic2csr_mcause <= {1'b1, 4'hd};
73.             irq_src[14] : cic2csr_mcause <= {1'b1, 4'he};
74.             irq_src[15] : cic2csr_mcause <= {1'b1, 4'hf};
75.             default     : cic2csr_mcause <= 5'd0;
76.         endcase
77.     end
78. end
80. always @(posedge core_clk or negedge core_rstn)
81. begin
82.     if(!core_rstn)
83.         cic2idu_int_req <= 1'b0;
84.     else if(cic_int_hit)
85.         cic2idu_int_req <= 1'b0;
86.     else if(~status_irq & (|irq_src))
87.         cic2idu_int_req <= 1'b1;
88. end
90. endmodule

复制代码

5.仲裁代码

1. # -------------------------------------------------------------------------------------------------
2. # Copyright 2024 Kearn Chen, kearn.chen@aliyun.com
3. #
4. # Licensed under the Apache License, Version 2.0 (the "License");
5. # you may not use this file except in compliance with the License.
6. # You may obtain a copy of the License at
7. #
8. #     http://www.apache.org/licenses/LICENSE-2.0
9. #
10. # Unless required by applicable law or agreed to in writing, software
11. # distributed under the License is distributed on an "AS IS" BASIS,
12. # WITHOUT WARRANTIES OR CONDITIONS OF ANY KIND, either express or implied.
13. # See the License for the specific language governing permissions and
14. # limitations under the License.
15. # -------------------------------------------------------------------------------------------------
17.         .section .init, "ax", @progbits
18.         .globl  _start
19.         .align  2
20. _start:
21.         .option norvc;
22.     j       handler_reset
23.     .word   handler_irq0
24.     .word   handler_irq1
25.     .word   handler_irq2
26.     .word   handler_irq3
27.     .word   handler_irq4
28.     .word   handler_irq5
29.     .word   handler_irq6
30.     .word   handler_irq7
31.     .word   handler_irq8
32.     .word   handler_irq9
33.     .word   handler_irq10
34.     .word   handler_irq11
35.     .word   handler_irq12
36.     .word   handler_irq13
37.     .word   handler_irq14
38.     .word   handler_irq15
40.         .section .text.handler_isr, "ax", @progbits
41.         .align    2
42. handler_isr:
43.     addi sp, sp, -56
44.     sw x1 , 0(sp)
45.     sw x4 , 4(sp)
46.     sw x5 , 8(sp)
47.     sw x6 , 12(sp)
48.     sw x7 , 16(sp)
49.     sw x8 , 20(sp)
50.     sw x9 , 24(sp)
51.     sw x10, 28(sp)
52.     sw x11, 32(sp)
53.     sw x12, 36(sp)
54.     sw x13, 40(sp)
55.     sw x14, 44(sp)
56.     sw x15, 48(sp)
57. 1:
58.     csrr a0, mcause
59.     beq x0, a0, 2f
60.     andi a0, a0, 15
61.     addi a1, x0, 1
62.     sll a2, a1, a0
63.     csrrc a2, mip, a2
64.     slli a0, a0, 2
65.     lw a1, 4(a0)
66.     jalr ra, a1, 0
67.     jal x0, 1b
68. 2:
69.     lw x15, 48(sp)
70.     lw x14, 44(sp)
71.     lw x13, 40(sp)
72.     lw x12, 36(sp)
73.     lw x11, 32(sp)
74.     lw x10, 28(sp)
75.     lw x9 , 24(sp)
76.     lw x8 , 20(sp)
77.     lw x7 , 16(sp)
78.     lw x6 , 12(sp)
79.     lw x5 , 8(sp)
80.     lw x4 , 4(sp)
81.     lw x1 , 0(sp)
82.     addi sp, sp, 56
83.     mret
85.         .section .text.handler_default, "ax", @progbits
86.         .align    2
87.         .weak   handler_irq0
88.         .weak   handler_irq1
89.         .weak   handler_irq2
90.         .weak   handler_irq3
91.         .weak   handler_irq4
92.         .weak   handler_irq5
93.         .weak   handler_irq6
94.         .weak   handler_irq7
95.         .weak   handler_irq8
96.         .weak   handler_irq9
97.         .weak   handler_irq10
98.         .weak   handler_irq11
99.         .weak   handler_irq12
100.         .weak   handler_irq13
101.         .weak   handler_irq14
102.         .weak   handler_irq15
103. handler_irq0:
104. handler_irq1:
105. handler_irq2:
106. handler_irq3:
107. handler_irq4:
108. handler_irq5:
109. handler_irq6:
110. handler_irq7:
111. handler_irq8:
112. handler_irq9:
113. handler_irq10:
114. handler_irq11:
115. handler_irq12:
116. handler_irq13:
117. handler_irq14:
118. handler_irq15:
119. loop_isr:
120.         j loop_isr
122.         .section  .text.handler_reset, "ax", @progbits
123.         .align    2
124. handler_reset:
125. .option push
126. .option norelax
127.         la gp, __global_pointer$
128. .option pop
129. 1:
130.         la sp, _eusrstack
131. 2:
132.         la a0, _data_lma
133.         la a1, _data_vma
134.         la a2, _edata
135.         bgeu a1, a2, 2f
136. 1:
137.         lw a3, 0(a0)
138.         sw a3, 0(a1)
139.         addi a0, a0, 4
140.         addi a1, a1, 4
141.         bgeu a1, a2, 2f
142.         lw a3, 0(a0)
143.         sw a3, 0(a1)
144.         addi a0, a0, 4
145.         addi a1, a1, 4
146.         bltu a1, a2, 1b
147. 2:
148.     la a0, _sbss
149.     la a1, _ebss
150.     bgeu a0, a1, 2f
151. 1:
152.     sw x0, 0(a0)
153.     addi a0, a0, 4
154.     bgeu a0, a1, 2f
155.     sw x0, 0(a0)
156.     addi a0, a0, 4
157.     bgeu a0, a1, 2f
158.     sw x0, 0(a0)
159.     addi a0, a0, 4
160.     bltu a0, a1, 1b
161. 2:
162.     la a3, handler_isr
163.     csrw mtvec, a3
165.     j main

复制代码

这段代码是开始运行时初始化的代码，同时还存在中断处理干系的操纵，通过读取中断原因、进行一些位操纵确定中断序号。如果中断原因不为 0，根据中断序号查找到中断向量表，跳转到特定的地址实行相应的中断处理程序。
6.总结

本文阐述了一种极为简洁的中断控制模块。该模块采用软件与硬件相结合的方式，来达成中断的处理。而且，它还可以或许支持晚到中断和咬尾中断，一次收支栈就可以或许处置多个现存的中断。如此一来，节省了中断处理的时间，进步了中断处理的效率。

免责声明：如果侵犯了您的权益，请联系站长，我们会及时删除侵权内容，谢谢合作！更多信息从访问主页：qidao123.com:ToB企服之家，中国第一个企服评测及商务社交产业平台。