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FPGA实现
- `timescale 1ns / 1ps
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- // Company:
- // Engineer:
- //
- // Create Date: 2024/08/29 19:10:23
- // Design Name:
- // Module Name: image_line_buffer
- // Project Name:
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- // Tool Versions:
- // Description:
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- // Dependencies:
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- // Revision:
- // Revision 0.01 - File Created
- // Additional Comments:
- //
- //
- module image_line_buffer(
- input clk ,
- input rst ,
- input [ 11: 0] img_width ,
- input valid_i ,
- input [ 23: 0] img_data_i ,
- output
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