Verilog根本，原码，反码与补码的概念

 Verilog模块初认识

1、Verilog模块(Module)

    Verilog中的module可以看成一个具有输入输出端口的黑盒子，该黑盒子有输入和输出接口(信号)，通过把输入在盒子中执行某些操作来实现某项功能。(雷同于C语言中的函数)

图1  模块示意图

1.1 模块形貌
   图1 所示的顶层模块(top_module)结构用Verilog语言可形貌为：
module top_module(
       input a,
input b,
       output out
);
endmodule