Synopsys软件基本使用方法

本文主要先容Synopsys软件vcs、verdi的基本使用方法，相干文件可从 GitHub下载。
1 文件说明

• 创建verilog源文件add.v、mult.v、top.v
  1. module add (
  2.   input  signed [31:0]        dina,
  3.   input  signed [31:0]        dinb,
  4.   output signed [31:0]        dout
  5. );
  7. assign dout = dina + dinb;
  9. endmodule

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  1. module mult (
  2.   input  signed [31:0]        dina,
  3.   input  signed [31:0]        dinb,
  4.   output signed [31:0]        dout
  5. );
  7. assign dout = dina * dinb;
  9. endmodule

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  1. module top (
  2.   input                clk,
  3.   input                rstn,
  4.   input  signed [31:0] dina,
  5.   input  signed [31:0] dinb,
  6.   output signed [31:0] dout
  7. );
  9. wire signed [31:0] add_dout;
  10. wire signed [31:0] mult_dout;
  12. add add_i(
  13.   .dina(dina),
  14.   .dinb(dinb),
  15.   .dout(add_dout)
  16. );
  18. mult mult_i(
  19.   .dina(dina),
  20.   .dinb(dinb),
  21.   .dout(mult_dout)
  22. );
  24. reg signed [31:0] add_inv;
  25. reg signed [31:0] mult_inv;
  26. always @(posedge clk) begin
  27.   if (!rstn) begin
  28.     add_inv <= 0;
  29.     mult_inv <= 0;
  30.   end
  31.   else begin
  32.     add_inv <= -add_dout;
  33.     mult_inv <= -mult_dout;
  34.   end
  35. end
  37. assign dout = add_inv + mult_inv;
  39. endmodule

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• 创建仿真文件tb.v
  1. `timescale 1ns/1ns
  3. module tb;
  4. reg                clk;
  5. reg                rstn;
  6. reg  signed [31:0] dina;
  7. reg  signed [31:0] dinb;
  8. wire signed [31:0] dout;
  10. initial begin
  11.   #0 begin clk = 1; rstn = 0; end
  12.   #4 begin rstn = 1; end
  13. end
  14. always #2 clk = !clk;
  16. initial begin
  17.   #0 begin dina <= 3; dinb <= 4; end
  18.   #4 begin dina <= -5; dinb <= 16; end
  19.   #8;
  20.   $finish;
  21. end
  23. top top_i(
  24.   .clk (clk),
  25.   .rstn(rstn),
  26.   .dina(dina),
  27.   .dinb(dinb),
  28.   .dout(dout)
  29. );
  31. initial begin
  32.   // 指定文件名称和限制文件大小(单位MB)
  33.   $fsdbDumpfile("./rtl.fsdb", 32);
  34.   // 导出的信号
  35.   // $fsdbDumpvars; //所有信号
  36.   $fsdbDumpvars(0, top_i); //top_i下的所有信号，包括子模块的信号
  37.   // $fsdbDumpvars(1, top_i); //top_i下的所有信号，不包括子模块的信号
  38.   // $fsdbDumpvars(2, top_i); //top_i和下一层子模块add_i和mult_i下的所有信号
  39. end
  41. endmodule

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• 创建文件流表file.list
  1. tb.v
  2. top.v
  3. add.v
  4. mult.v

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• 创建编译脚本Makefile
  1. .PHONY:
  2.   vcs sim verdi clean
  4. vcs:
  5.   vcs -full64 -sverilog -debug_access+all -f file.list -timescale=1ns/1ns \
  6.   -kdb -lca -cpp g++-4.8 -cc gcc-4.8 -LDFLAGS -Wl,--no-as-needed
  7. # -full64：64位的系统需要添加
  8. # -sverilog：识别systemverilog的语法
  9. # -debug_access+all：生成debug所需文件
  10. # -f file.list：将file.list中所有.v文件进行编译
  11. # -timescale=1ns/1ns：设置仿真精度
  12. # -kdb：生成KDB文件，仿真时生成verdi的库文件simv.daidir
  13. # -lca：支持动态数据类型
  14. # -cpp g++-4.8 -cc gcc-4.8 -LDFLAGS -Wl,--no-as-needed：指定编译选项
  15. sim:
  16.   ./simv -verdi
  17. # -l run.log：记录终端打印信息
  18. # -verdi：打开verdi进行动态调试
  19. # +fsdb+functions：抓取function和task内部信号
  20. verdi:
  21.   verdi -ssf rtl.fsdb
  22. # -ssf rtl.fsdb：打开波形文件
  23. clean:
  24.   rm -rf csrc simv* *.lib *.lib++ nLint* verdi_config_file
  25.   rm -rf *.log *.vpd *.fsdb* *.key *log rtl.fsdb*

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2 编译流程

• 执行make vcs对verilog源文件进行编译，编译成功会生成simv文件
  
• 执行make sim进行仿真，仿真成功会生成rtl.fsdb文件
  
• 执行make verdi打开波形文件
  

3 检察波形

打开后的verdi界面如下图所示

将Instance栏中的top_i拖动到下面的波形界面添加波形信号，通过工具栏上的工具可进行缩放、移动操作，右键选择操作信号，在Set Radix可更改信号的数据显示格式，通过Set Notation可改变是否为符号数，通过Highlight可改变波形颜色。波形界面可拉出verdi界面单独显示，以此显示更多信号。

直接通过添加信号无法显示模块中的中心变量，如add_inv和mult_inv，点击菜单栏的Signal→Get Signals，选中这两个信号，点击Apply可添加到窗口中。

点击菜单栏的File→Save Signal可保存波形设置为.rc文件，关闭波形窗口后可通过工具栏重新打开一个新的窗口，点击File→Restore Signal重新加载.rc文件打开保存的设置。
4 联合仿真

假如在执行sim的参数中添加了-verdi，可进行vcs和verdi的联合调试，在完成仿真后会打开verdi窗口，可进行上述操作打开窗口并添加信号，点击工具栏的绿色箭头可开始动态仿真，再次点击绿色箭头会重置。别的，工具栏多了许多工具，可进行逐步调试。

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