fpga助教口试题

第一题

1. module sfp_pwm(
2. input wire clk, //clk is 200M
3. input wire rst_n,
4. input wire clk_10M_i,
5. input wire PPS_i,
6. output reg pwm
7. )
8. reg [6:0] cunt  ;
10. always @(posedge clk ) begin
11.     if(!rst_n)
12.     cunt<=0;
13.     else if(cunt==19)   //200M是10M的20倍
14.     cunt<=0;
15.     else
16.     cunt<=cunt+1;
17.    
18. end
19. always @(posedge clk_10M_i ) begin
20.     if(!rst_n)
21.     pwm<=0;
22.     else if(PPS_i&&cunt<15)
23.     pwm<=1;
24.     else if(PPS_i==0&&cunt<10)
25.     pwm<=1;
26.     else
27.     pwm<=0;
28.     end
29. endmodule

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第二题 必要用到vivado pll时钟这个ip核
由于1.023这个时钟无法直接产生可以先产生10.23M的时钟 再通太过频产生1.023 M的时钟

1. `timescale 1ns / 1ps
2. module test_two(
3.     input  wire        clk, //clk is 60M
4.     input  wire        rst_n,
5.     output wire        clk_1023k_o,
6.     output wire        ca
7.     );
8. wire clk_out1;
9. wire resetn  ;
10. wire locked  ;
11. reg  [3:0]  cunt    ;
12. wire        clk_1023;
13. reg  [11:0] ca_r    ;
15. assign resetn=(rst_n&&locked)?1:0;
16. assign clk_1023k_o=(cunt<5)?1:0; //1.023M时钟
17. assign ca=ca_r[0];
18. always @(posedge clk_out1 ) begin
19.     if(!resetn)
20.     cunt<=0;
21.     else if(cunt==9)
22.     cunt<=0;
23.     else
24.     cunt<=cunt+1;   
25. end
26. always @(posedge clk_1023k_o ) begin
27.     if(!resetn)
28.     ca_r<=12'h124;
29.     else
30.     ca_r <= {ca_r[10:0], ca_r[11] ^ ca_r[10] ^ ca_r[7] ^ ca_r[5]};
31. end
33.   clk_wiz_0 instance_name
34.    (
35.     // Clock out ports
36.     .clk_out1(clk_out1),     // output clk_out1
37.     // Status and control signals
38.     .resetn(resetn), // input resetn
39.     .locked(locked),       // output locked
40.    // Clock in ports
41.     .clk_in1(clk));      // input clk_in1
43. endmodule

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