【FPGA】状态机思想回顾流水灯

一、LED流水灯实现

1. 基本要求

• 用状态机思想写一个 LED流水灯的FPGA代码
  
• 写出仿真测试代码，用Modelsim进行仿真分析
  
• DE2-115板上验证
  

2. 状态机思想

用状态机思想的话，流水灯通常可以用几个状态来表示不同的LED亮的位置。
比如，每个状态对应一个LED亮，然后通过状态转移来实现流动的效果。由于我们流水灯是8个灯亮，所以对应8个状态。
所以，状态机的状态定义可能如下：
状态S0: LED[0]亮
状态S1: LED[1]亮
…
状态S7: LED[7]亮
流水灯就是一个状态连续一段时间再进入下一个状态。
3. 关键代码

1. // File: led_flow.v
2. module led_flow(
3.     input clk,          // 50MHz时钟 (DE2-115 PIN_Y2)
4.     input rst_n,        // 复位信号 (低电平有效)
5.     output reg [7:0] led// LED输出 (DE2-115 LEDG7-LEDG0)
6. );
8. // 状态定义
9. localparam S0 = 3'b000; // 初始状态：LED0亮
10. localparam S1 = 3'b001;
11. localparam S2 = 3'b010;
12. localparam S3 = 3'b011;
13. localparam S4 = 3'b100;
14. localparam S5 = 3'b101;
15. localparam S6 = 3'b110;
16. localparam S7 = 3'b111;
18. // 内部信号
19. reg [2:0] state;        // 当前状态
20. reg [24:0] cnt;         // 分频计数器
21. wire en;                // 状态切换使能（0.5Hz）
23. // 0.5Hz分频（0.5秒切换）
24. assign en = (cnt == 25'd24_999_999); // 50MHz/(25M+1) ≈ 0.5Hz
26. // 分频计数器
27. always @(posedge clk or negedge rst_n) begin
28.     if(!rst_n) cnt <= 0;
29.     else if(en) cnt <= 0;
30.     else cnt <= cnt + 1;
31. end
33. // 状态机主逻辑
34. always @(posedge clk or negedge rst_n) begin
35.     if(!rst_n) begin
36.         state <= S0;
37.         led <= 8'b0000_0001; // 初始状态
38.     end
39.     else if(en) begin
40.         case(state)
41.             S0: begin led <= 8'b0000_0010; state <= S1; end
42.             S1: begin led <= 8'b0000_0100; state <= S2; end
43.             S2: begin led <= 8'b0000_1000; state <= S3; end
44.             S3: begin led <= 8'b0001_0000; state <= S4; end
45.             S4: begin led <= 8'b0010_0000; state <= S5; end
46.             S5: begin led <= 8'b0100_0000; state <= S6; end
47.             S6: begin led <= 8'b1000_0000; state <= S7; end
48.             S7: begin led <= 8'b0000_0001; state <= S0; end
49.             default: state <= S0;
50.         endcase
51.     end
52. end
54. endmodule

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4. 仿真测试

写完代码后，参考毗连博客进行仿真。
Quartus使用步调及联合Modelsim仿真教程-
知安的小白
操纵步调这篇博客讲的很清楚了，一同操纵后的效果截图如下

仿真代码(tb_led_flow.v)

1. // File: tb_led_flow.v
2. `timescale 1ns/1ps
3. module tb_led_flow();
5. reg clk;
6. reg rst_n;
7. wire [7:0] led;
9. // 实例化被测模块
10. led_flow uut(
11.     .clk(clk),
12.     .rst_n(rst_n),
13.     .led(led)
14. );
16. // 生成50MHz时钟
17. initial begin
18.     clk = 0;
19.     forever #10 clk = ~clk; // 20ns周期=50MHz
20. end
22. // 测试激励
23. initial begin
24.     // 初始化
25.     rst_n = 0;
26.     #100;
27.     rst_n = 1;
28.    
29.     // 观察10个状态周期
30.     #100000000; // 仿真10ms（实际应仿真更长时间）
31.     $stop;
32. end
34. endmodule

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下面是仿真波形：

5. 效果演示


     ［FPGA］状态机思想回顾流水灯演示效果
  
二、CPLD和FPGA

1. 技术区别

特性特性FPGA布局乘积项逻辑查找表(LUT)布局逻辑容量通常<10万门可达数百万逻辑单位布线布局固定互联可编程互联时序特性确定延迟布线依赖延迟存储资源有限包罗专用Block RAM配置方式非易失，上电即用通常需要外部配置芯片功耗低静态功耗高动态功耗适用场景胶合逻辑、状态机复杂算法、并行处理 2. 应用场景

• CPLD典型应用：
  接口协议转换（UART、SPI）
  简单状态机控制
  地址译码电路
  上电时序管理
  
• FPGA典型应用：
  数字信号处理（FIR滤波器）
  高速接口（PCIe、DDR）
  图像处理流水线
  协议加速（TCP/IP Offload）
  

三、HDLbits组合逻辑题目

HDLbits问题集（Verilog）精选题目及解答
题目1：Exams/m2014 q4g

1. module top_module (
2.     input in1,
3.     input in2,
4.     input in3,
5.     output out);
6.     assign out = (~(in1^in2)^in3);
7. endmodule

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题目2：Gates
Module Declaration
module top_module(
input a, b,
output out_and,
output out_or,
output out_xor,
output out_nand,
output out_nor,
output out_xnor,
output out_anotb
);
大概意思就是写个逻辑语句实现名称。

1. module top_module(
2.     input a, b,
3.     output out_and,
4.     output out_or,
5.     output out_xor,
6.     output out_nand,
7.     output out_nor,
8.     output out_xnor,
9.     output out_anotb
10. );
11.         assign out_and=a&b;
12.     assign out_or=a|b;
13.     assign out_xor=a^b;
14.     assign out_nand=~(a&b);
15.     assign out_nor=~(a|b);
16.     assign out_xnor=~(a^b);
17.     assign out_anotb=a&(~b);
18. endmodule

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题目3：Arithmetic Circuits–Adder（加法器设计）

1. module top_module (
2.     input [3:0] x,
3.     input [3:0] y,
4.     output [4:0] sum);
5.     assign sum = x + y;
6. endmodule

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题目4：7420
74LS20芯片内部逻辑电路如下，由两个nand（与非门）组成。需要写个语句实现7420功能。

1. module top_module (
2.     input p1a, p1b, p1c, p1d,
3.     output p1y,
4.     input p2a, p2b, p2c, p2d,
5.     output p2y );
6.     assign p1y=~(p1a&p1b&p1c&p1d);
7.     assign p2y=~(p2a&p2b&p2c&p2d);
8. endmodule

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题目5：Truthtable1

按真值表实现电路。
如果数电学的不好不知道怎么办的话，可以用logisim，点击Project->Analyze Circuit->Table:

再点击Build Circuit就生成电路图了。

1. module top_module(
2.     input x3,
3.     input x2,
4.     input x1,  // three inputs
5.     output f   // one output
6. );
7.     assign f=((~x3)&x2)|(x1&x3);
8. endmodule

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四、实验总结

本次实验把握了状态机编程思想，究竟上，状态机思想也更浅易更轻易想到。

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