verilog端口利用注意事项

下图存在组合逻辑反馈环，即组合逻辑的输出反馈到输入(赋值的左右2边存在雷同的信号)，此种情况会造成体系不稳固。比如在data_in2=0的情况下，在data_out=0 时间，输出的数据会反馈到输入，输入再输出，从而造成不稳固。

对应的RTL电路如下所示：

此种情况下要修改成时序逻辑。

FPGA都是并行实行，用状态机可以实现FPGA次序实行某些控制，比如先做1件事，再去做另1件事。

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