异步4位计数器（Quartus与Modelsim团结仿真）

异步计数器（也称为ripple-through counter）的特点是每一位触发器的输出作为下一位触发器的时钟输入，因此计数速度会因为级联触发器的流传延迟而受到限制。这种计数器的最大工作频率通常低于同步计数器。
  一、电路符号

   输入信号：时钟信号clk，复位端rst。输出信号：计数输出端q[3..0]
  

二、设计代码

1. module yibu_cnt(q,clk,rst);
2. output [3:0] q;
3. input rst,clk;
4. reg[3:0]q;
5. reg[3:0]qn;
6.         always @(posedge clk)
7.            begin
8.            if(!rst)
9.            begin q[0]=0; qn[0]=1;end
10.            else
11.            begin q[0]=~q[0];qn[0]=~q[0];end
12.         end
13.         always@(posedge qn[0])
14.         begin
15.            if(!rst)
16.            begin q[1]=0;qn[1]=1;end
17.            else
18.            begin q[1]=~q[1];qn[1]=~q[1];end
19.            end
20.         always@(posedge qn[1])
21.            begin
22.            if(!rst)
23.            begin q[2]=0;qn[2]=1;end
24.            else
25.            begin q[2]=~q[2];qn[2]=~q[2];end
26.            end
27.         always@(posedge qn[2])
28.                 begin
29.            if(!rst)
30.            begin q[3]=0;qn[3]=1;end
31.            else
32.            begin q[3]=~q[3];qn[3]=~q[3];end
33.            end
34. endmodule

复制代码

三、仿真代码

1. module yibu_cnt_tb;
3. reg rst;
4. reg clk;
7. wire [3:0] q;
9. // 实例化被测试模块
10. yibu_cnt uut (
11.     .q(q),
12.     .clk(clk),
13.     .rst(rst)
14. );
16. // 时钟信号生成
17. initial begin
18.     clk = 0;
19.     forever #10 clk = ~clk; // 产生一个周期为10ns的时钟信号
20. end
22. // 测试序列
23. initial begin
24.     rst =1;
25.     #10;
26.     rst =0;
27.     #10;
28.     rst =1;  
29.     #300;
30.     $finish;
31. end
33. initial begin
34.     $monitor("Time = %t, rst = %b, clk = %b, q = %b", $time, rst, clk, q);
35. end
37. endmodule

复制代码

四、仿真结果

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