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弁言：高速信号和高速PCB设计成为了工程师必须掌握的关键技能。无论是数字信号的传播原理、高速信号的特性分析，还是差分对设计、阻抗控制等细节，都直接影响体系的稳定性和信号完整性。本文从基础概念出发，通过“熟悉数字信号”和“熟悉高速信号”引入高速PCB设计的核心理念，并渐渐深入讲解高速信号布线的设计原则、分层计谋及高性能特质板材的选择。无论是工程设计者还是PCB布局布线工程师，都能从中找到指导现实设计的宝贵参考。
目次
熟悉数字信号
熟悉高速信号
走线原则
1. 差分信号的设计原则
2. 制止不连续性
3. 制止串扰
4. 时序和延长匹配
5. 控制阻抗
6. 参考平面的连续性
7. 高速时钟信号
8. 其他注意事项
分层原则
1. 分层设计的根本原则
2. 高速PCB常见层叠布局
1. 4 层 PCB
2. 6 层 PCB
3. 8 层 PCB
4. 10 层及以上 PCB
3. 电源和地平面设计原则
4. 高速信号的布线分层计谋
使用特质的板材
熟悉数字信号
数字信号是指信号的值在时间上以离散的形式表现，其幅值在每个离散时刻可以取特定的有限个值的信号。简单来说，数字信号是用离散的数字（如0和1）来表现和传输信息的信号。
数字信号与模仿信号的区别
特性数字信号模仿信号时间特性离散时间连续时间幅值特性离散幅值连续幅值抗干扰能力强弱存储和处置惩罚易于存储和处置惩罚难以存储和直接处置惩罚转换方式通过模数转换器 (ADC) 从模仿信号获取通过数模转换器 (DAC) 从数字信号获取
并且时钟信号的有限边沿和数据信号的跳变边沿要有保持的时间，通常来说时钟有用沿之前这个数据的稳定时间我们叫做数据的建立时间，时钟有用采样之后数据任然要保持一段时间，我们叫做保持时间，建立时间加上保持时间我们叫做建立保持时间窗口，现实上就是我们用时钟对信号进行采样的时候要求被采样的数字信号能够保持一个稳定的高电平或者一个低电平的一个最小的时间要求，他的话也决定了一个数字总线的一个最高的工作频率，因此对于建立保持时间窗口的时间越小，他能工作更高的时钟频率下面去。
熟悉高速信号
高速信号的定义，当数字信号的边沿(即信号从低电平跳变到高电平或从高电平跳变到低电平的时间)的连续时间接近或小于信号在电路中传播时间的6倍,就可以认为这是高速信号。
高速信号是指信号的频率、数据传输速率或边沿速率（上升/下降时间）足够高，以至于信号完整性（Signal Integrity, SI）受到 PCB 布线、电磁特性和其他物理因素显著影响的信号。
从不同角度看高速信号
- 频率角度：
- 当信号的频率或数据速率到达肯定阈值时（如几十 MHz 或更高），信号传输开始出现颠簸效应，而非简单直流特性。
- 常见的高速信号频率范围从几十 MHz 到数 GHz，比方 PCIe、DDR、SATA 等接口。
- 边沿速率（Edge Rate）角度：
- 假如信号的上升或下降时间（tr/tf）足够短（如纳秒级乃至皮秒级），即便频率较低，信号也大概需要被当作高速信号处置惩罚。
- 边沿速率快会导致信号的高频分量（谐波）显著增强，产生串扰、反射、阻抗不匹配等问题。
- 物理尺寸与波长的关系：
- 当信号传输路径长度接近或超过信号波长的 1/10 时，信号举动必须按传输线理论处置惩罚。
- 此时，信号受到 PCB 布局、材料特性和几何布局显著影响。
- 数据传输速率角度：
- 比方数据传输速率到达或超过 1Gbps 时，即便低频信号也会因速率高而出现出高速特性。
- 频率：到达 MHz 或 GHz 级别。
- 上升/下降时间：短于几纳秒（比方 tr/tf ≤ 1ns）。
- 数据速率：超过 1Gbps（如 USB3.0）。
- 传输路径：信号路径长度接近或超过波长的 1/10。
比方高速信号 PCIE，Ethernet，MIPI等 Robert Feranec & Anton Unakafov这些都是。
如下是传统的并行总线，并不是像IIC、SPI、485、CAN等等这种串行的总线。
比如说 PCIE，Ethernet等等高速信号都是如下的方式。
而且串行总线不是必须要偶然钟总线，那是如何采样数据的呢？在接收端会有一个叫做CDR的模块或者是CDR的单元（Clock Data Recovery，时钟数据恢复），可以从数据恢复出来时钟，然后再对时钟信号进行采样，如许的好处就是在布线的时候，我不需要考虑差分线之间严格的等长，因为每对差分线都有本身的CDR电路，所以对于布线等长的要求就会宽松许多，但是遇到最大的问题就是，对于这些电的介质板材和电缆随着频率的增加会损耗，破坏高速信号的变形失真。
走线原则
其次就是在我们高速的数字电路中，我们常用两根线去转达一个信号，这两根线在我们的PCB里面每每叫做阻抗对差分对或者是查分阻抗对，也就是说他们本身是两个信号，并且这两根线要保持一个很好的阻抗，因此间距跟线宽都是需要盘算并且符合适配的，在我们硬件篇的内容中也有提到这一个问题。
比如PCIE就是100欧姆的差分对左图，USB就是90欧姆的差分对右图，除了彼此的间距以及线宽的要求还有就是本身长度的要求了，他们也是要进行长度的匹配的。
长度也要匹配，所以你也会看到如下图所示为什么会有小波浪了。。
如下就是针对单端以及差分信号的一些知识点增补：
可以看出差分对的图示中假如转达出现箭头指示的情况那信号就会变形，非常严重的问题。
如下就是针对差分对（另一根线为倒像）的示波器结果图了，一个是等长一个是不等长的。
因此综上，高速信号在 PCB 上的走线设计至关重要，稍有不慎大概导致信号完整性问题，如串扰、反射、时序毛病等。
1. 差分信号的设计原则
高速信号通常采用差分对形式，如 PCIe、USB、SATA、CAN 等。这种设计可以有用克制噪声，提高抗干扰能力。
- 等长原则：
- 差分对的两条线必须等长，制止时序毛病。
- 允许少量绕线调整差分对的长度，但不能引入过多的折角。
- 阻抗控制：
- 差分对的阻抗需与协议规范匹配（如 USB 为 90 Ω，PCIe 为 100 Ω）。
- 通过选择符合的 PCB 层叠和线宽/线距设计来实现。
- 差分间距：
- 差分对之间的线距（D）通常是线宽（W）的两倍左右（D = 2W 或 3W）。
- 保持差分对平行：
2. 制止不连续性
信号线的物理不连续性会导致信号反射和失真。
- 走线转角：
- 过孔（Via）：
- 只管减少过孔数量，每次信号通过过孔都会引入阻抗不连续性和寄生电感。
- 假如必须使用过孔，只管通过在地层添加回流过孔（GND via）来低沉影响。
3. 制止串扰
串扰是指一条信号线对相邻信号线的干扰。
- 信号间距：
- 高速信号之间的间距应大于信号线宽的 3 倍以上（通常 ≥ 3W）。
- 假如板上空间允许，可以增加更大的间距。
- 参考平面：
- 在高速信号线的下方使用连续的参考平面（GND 或电源层），提供良好的回流路径。
- 屏蔽设计：
- 对于关键信号，可在信号两侧布置地线作为屏蔽，低沉串扰。
4. 时序和延长匹配
在总线接口（如 DDR、SDRAM）中，多个信号需要严格的时序匹配。
- 等长走线：
- 时钟信号和数据信号之间的走线长度差别应控制在规范要求范围内。
- 对于 DDR，总线时钟和数据的长度差通常限制在 ±10 mil。
- 信号组对齐：
5. 控制阻抗
高速信号的阻抗不匹配会引起反射，导致信号完整性下降。
- 阻抗匹配设计：
- 根据信号的特性频率和协议要求选择阻抗值（如 50 Ω 单端或 100 Ω 差分）。
- 通过调整 PCB 层厚、走线宽度、间距实现阻抗匹配。
6. 参考平面的连续性
信号线的下方必须有连续的参考平面（通常是地平面），以提供稳定的回流路径。
- 跨参考平面分割：
- 制止信号线跨越参考平面的分割区域，跨分割会导致回流路径断裂，引起信号完整性问题。
- 假如必须跨分割，使用去耦电容桥接两侧的参考平面。
7. 高速时钟信号
时钟信号是高速设计中的关键，任何失真都会直接影响体系性能。
- 只管短且直：
- 时钟线越短越好，制止不必要的转弯。
- 制止与其他信号平行走线。
- 单独屏蔽：
8. 其他注意事项
- 层叠设计：
- 使用多层 PCB，分配专门的参考层（如地层、供电层）以低沉串扰并提供稳定的回流路径。
- 常见层叠布局为：信号层-地层-电源层-信号层。
- 去耦设计：
- 在高速信号附近公道布局去耦电容，稳定电源并减少噪声。
- 信号分组：
- 将相关信号放在一起布线，制止不同功能信号的交叉干扰。
分层原则
高速 PCB 的分层设计是确保信号完整性、减少噪声和 EMI（电磁干扰）的关键。分层设计通过公道安排信号层和参考层（电源层和地层）的位置，优化信号传输路径、回流路径及阻抗匹配。
1. 分层设计的根本原则
- 信号层与参考层紧邻：
- 每个信号层（Signal Layer）应与一个参考层（地层或电源层）相邻，以提供低阻抗的信号回流路径。
- 信号层之间制止直接相邻：
- 信号层之间隔离一个参考层（地层或电源层），减少信号间的串扰。
- 核心层会集供电：
- 将地平面（GND）和电源平面（Power Plane）放置在中间层，形成分布式电容布局，有助于克制噪声。
- 地层优先设计：
- 使用连续、完整的地层作为重要参考平面，有助于提供良好的信号屏蔽和回流路径。
- 对称性和匀称性：
- 保证 PCB 的对称层叠布局，制止热应力和机械应力导致的翘曲问题。
2. 高速PCB常见层叠布局
层叠布局的选择取决于 PCB 的复杂水平和信号速率。以下是几种常见的层叠方案：
1. 4 层 PCB
适合中低速信号设计（如时钟频率 ≤ 500 MHz）。
- 层叠布局：
1. Signal Layer (顶层信号)
2. Ground Plane (地平面)
3. Power Plane (电源平面)
4. Signal Layer (底层信号)
- 特点：
- 顶层和底层用于信号布线。
- 中间层地与电源层提供稳定的参考平面。
- 信号层与参考层相邻，易于控制阻抗。
2. 6 层 PCB
适合中高速信号设计（如时钟频率 500 MHz - 1 GHz）。
- 层叠布局：
1. Signal Layer
2. Ground Plane
3. Signal Layer
4. Power Plane
5. Ground Plane
6. Signal Layer
- 特点：
- 地平面上下夹层提供屏蔽结果。
- 内部信号层通常用于走高速信号，减少外部干扰。
- 分布式电容布局有助于稳定电源噪声。
3. 8 层 PCB
适合高速信号设计（如时钟频率 ≥ 1 GHz）。
- 层叠布局：
1. Signal Layer
2. Ground Plane
3. Signal Layer
4. Power Plane
5. Ground Plane
6. Signal Layer
7. Ground Plane
8. Signal Layer
- 特点：
- 多个地层和电源层提供更强的屏蔽和回流路径。
- 内部层用于高密度布线，减少信号层之间的串扰。
4. 10 层及以上 PCB
用于超高速信号（如 10 Gbps+）或高密度布线的复杂体系。
- 层叠布局：
1. Signal Layer
2. Ground Plane
3. Signal Layer
4. Power Plane
5. Ground Plane
6. Signal Layer
7. Ground Plane
8. Signal Layer
9. Ground Plane
10. Signal Layer
- 特点：
- 多层参考平面优化电磁兼容性。
- 高速信号优先布置在内层，顶层和底层用于低速信号和连接器布局。
3. 电源和地平面设计原则
- 电源-地平面紧邻：
- 在电源层和地层之间形成分布式电容，有助于滤除噪声。
- 分割地层设计：
- 假如有多个电源域（如数字和模仿电源），可以分割电源层，但地平面应保持连续。
- 回流路径优化：
- 确保信号线的回流路径短且直接，制止跨分割的电源或地平面。
4. 高速信号的布线分层计谋
- 差分信号放置内层：
- 高速差分对（如 USB、PCIe）优先放置在内层，以使用参考平面屏蔽外界干扰。
- 控制阻抗：
- 在布线层设计中选择符合的线宽和参考层间距，以确保阻抗匹配。
- 多地层设计：
- 多地层可以显著低沉 EMI（电磁干扰），尤其在高速信号设计中。
使用特质的板材
- DK（介电常数，Dielectric Constant）：
- 表现PCB材料存储电能的能力，直接影响信号在介质中的传播速率。
- 较低的 DK 值有助于减少信号时延和失真，特别是在高速应用中。
- 常用范围：2.2 ~ 4.5（FR4约为4.5）。
- DF（介质损耗因子，Dissipation Factor）：
- 表现信号在材料中传播时的能量损耗水平，数值越低，损耗越小。
- 较低的 DF 值适合高频和高速信号传输，可有用减少传输损耗。
- 常用范围：0.001 ~ 0.02（FR4约为0.02）。
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