EE213 Lab2 hspice simulation R/C-V Characteristics

目次
0 媒介
1 仿真目的
2 Resistance of a transistor
2.1 NMOS
2.2 PMOS
3 Gate capacitance versus gate voltage
3.1 NMOS(Cg-Vgs)
0 媒介

纪录一下来到skd上的强度比力大的一门课，数字集成电路2的lab计划还是蛮好的，该帖非具体教程只是单纯的写一些思虑并用作笔记，新手小白欢迎交换，有错勿喷！
1 仿真目的

重要仿真45nm MOS管的R/C-V特性
2 Resistance of a transistor

Circuit diagrams used

2.1 NMOS

2.1.1 simulation code

1. * 45nm NMOS Simulation  
2. .options brief post=2 probe
4. .temp 25
5. .INCLUDE 'NMOS_VTL.inc'
6. .param Vdd=0.4v
8. Vgs nG 0 DC Vdd
9. Vds nD 0 DC 1V
11. M0 nD nG 0 0 NMOS_VTL W=90n L=50n M=1
12. c1 nD 0 1p
14. .dc Vds 0 1.8 0.01  Vdd 0.4 1.8 0.2
16. .param Vgs_half_val='Vdd/2'
18. .meas I_half FIND I(M0) WHEN V(nD)=Vgs_half_val
20. .meas I_full FIND I(M0) WHEN V(nD)=Vdd
22. .meas R_half PARAM='Vgs_half_val / I_half'
23. .meas R_full PARAM='Vdd / I_full'
24. .meas R_eq PARAM='(R_half+R_full)/2'
26. .probe I(M0)
27. .print I(M0)
29. .end

复制代码

2.1.2 simulation wave

2.1.3 Req-Vdd

提取数据，利用matlab计算绘图

1. % 定义 Vdd 范围
2. Vdd = [0.4 0.6 0.8 1 1.2 1.4 1.6 1.8];
4. Req = [22.2786 10.2313 7.8929 6.9778 6.5133 6.2463 6.0804 5.9693];
6. % 绘图
7. figure;
8. plot(Vdd, Req, 'LineWidth', 2);
9. xlabel('V_{dd} (V)');
10. ylabel('R_{eq} (kΩ)');
11. title('45nm NMOS R_{eq} vs V_{dd}');
12. grid on;

复制代码

2.2 PMOS

2.2.1 simulation code

1. * 45nm PMOS Simulation  
2. .options brief post=2 probe
4. .temp 25
5. .INCLUDE 'PMOS_VTL.inc'
6. .param Vdd=-0.4v
8. Vgs nG 0 DC Vdd
9. Vds nD 0 DC 1V
11. M0 nD nG 0 0 PMOS_VTL W=90n L=150n M=1
12. c1 nD 0 1p
14. .dc Vds 0 -1.8 0.01  Vdd -0.4 -1.8 0.2
16. .param Vgs_half_val='Vdd/2'
18. .meas I_half FIND I(M0) WHEN V(nD)=Vgs_half_val
20. .meas I_full FIND I(M0) WHEN V(nD)=Vdd
22. .meas R_half PARAM='Vgs_half_val / I_half'
23. .meas R_full PARAM='Vdd / I_full'
24. .meas R_eq PARAM='(R_half+R_full)/2'
26. .probe I(M0)
27. .print I(M0)
29. .end

复制代码

2.2.2 simulation wave

2.2.3 Req-Vdd

提取数据，利用matlab计算绘图

1. % 定义 Vdd 范围
2. Vdd = [-0.4 -0.6 -0.8 -1 -1.2 -1.4 -1.6 -1.8];
4. Req = [229.7298 73.6631 46.7788 36.648 31.4865 28.4305 26.5153 25.335];
6. % 绘图
7. figure;
8. plot(Vdd, Req, 'LineWidth', 2);
9. xlabel('V_{dd} (V)');
10. ylabel('R_{eq} (kΩ)');
11. title('45nm PMOS R_{eq} vs V_{dd}');
12. grid on;

复制代码

3 Gate capacitance versus gate voltage


3.1 NMOS(Cg-Vgs)

3.1.1 simulation code

1. .title Cg-VGS For45nm NMOS
2. Vgn gn 0 dc 1.1v ac '0.5/3.1415926'
3. Vdn dn 0 dc 1.1v
6. MN O gn 0 0 NMOS_VTL L=50e-9 W=90e-9
8. .temp 25
9. .op
10. .dc sweep Vgn -1.1 1.1 0.01
12. .option dccap brief accurate nomod post = 2
13. .inc 'NMOS_VTL.inc'
15. .probe CGD=par('-lx19(MN)')CGS=par('-lx20(MN)') CGB=par('lx18(MN)+lx19(MN)+lx20(MN)')
16. +CG=par('CGD+CGS+CGB')
18. .end

复制代码

3.1.2 simulation wave

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