IBUF和BUFG

在代码中，DATA_IN 和 CLK_IN 都通过IBUF实例举行缓冲。IBUF负责将外部信号转换到FPGA内部标准并驱动内部信号线。这不但在物理上是必要的一步（没有IBUF就无法直接驱动内部逻辑），而且还答应我们指定引脚的约束（如电平标准等）。
BUFG 全局时钟缓冲：bufg_clk 实例将时钟连接到了全局时钟网络。这样做的直接利益是低落时钟的偏斜(skew)和抖动(jitter)。时钟偏斜指FPGA内不同触发器接收到同一时钟沿的时间差。如果不使用BUFG，时钟可能走一样平常的可编程布线，导致不同区域时钟耽误不同，偏斜增大。
参考代码：

1. // 顶层模块：演示 IBUF 和 BUFG 的使用
2. module top_example (
3.     input  wire CLK_IN,   // 外部时钟输入，引脚上提供
4.     input  wire RST_N,    // 外部复位输入，低电平有效
5.     input  wire DATA_IN,  // 外部数据输入信号
6.     output reg  DATA_OUT  // 输出寄存后的数据
7. );
9. // 中间信号定义
10. wire clk_ibuf;   // 时钟经IBUF后的内部信号
11. wire clk_bufg;   // 时钟经BUFG后的全局时钟信号
12. wire data_buf;   // 数据经IBUF缓冲后的内部信号
14. // 1) 输入数据的缓冲：将外部DATA_IN通过IBUF转换为内部信号data_buf
15. IBUF ibuf_data (
16.     .I(DATA_IN),   // 外部引脚信号
17.     .O(data_buf)   // 缓冲后的内部信号
18. );
20. // 2) 外部时钟的缓冲：先通过IBUF，再送入BUFG实现全局分布
21. IBUF ibuf_clk (
22.     .I(CLK_IN),    // 外部时钟引脚
23.     .O(clk_ibuf)   // IBUF输出的内部时钟
24. );
25. BUFG bufg_clk (
26.     .I(clk_ibuf),  // BUFG输入连接IBUF的输出
27.     .O(clk_bufg)   // BUFG输出作为全局时钟
28. );
30. // 3) 使用全局时钟(clk_bufg)对数据进行寄存，同步输出
31. always @(posedge clk_bufg or negedge RST_N) begin
32.     if (!RST_N)
33.         DATA_OUT <= 1'b0;       // 异步复位：复位时输出清零
34.     else
35.         DATA_OUT <= data_buf;   // 时钟上升沿，将缓冲后的数据锁存到输出寄存器
36. end
38. endmodule

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