verilog壅闭和非壅闭语法

壅闭和非壅闭是FPGA硬件编程中需要了解的一个概念，绝大部分时候，因为非壅闭的方式更加符适时序逻辑设计的头脑，有利于时钟和信号的同步，更加有利于时序收敛，所以除非特殊情况，只管采用非壅闭方式。

1，非壅闭代码
非壅闭赋值，A和B是同时被赋值的，具体是说在时钟的上升沿来的时候，A和B (或调换A和B)同时被置1。
always @(posedge clk)
begin
      A <= 1'b1;
      B <= 1'b1;
end

1. module unblock
2. (
3.     input clk_i, input rst_n_i, output [4:0]result_o, output [3:0]A, output [3:0]B
4. );
5. reg [3:0]A;
6. reg [3:0]B;
7. reg [4:0]result_o;
8. always @(posedge clk_i )
9. begin
10. if(!rst_n_i)
11. begin
12.     A <= 4'd0;
13.     B <= 4'd0;
14.     result_o = 5'd0;
15. end
16. else
17. begin
18.     A <= 4'd2;
19.     B <= B + 1'b1;
20.     result_o <= A + B + 1'b1;
21. end
22. end
23. endmodule

复制代码

仿真
第一个周期上升沿后： A 输出 2 这是个常量； B 输出 1

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